DRAMとは

THEME 08 デバイスと回路 · メモリDynamic Random Access Memory

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DRAM（Dynamic Random Access Memory）とは、微小なキャパシタへ電荷としてデータを蓄える揮発性のメモリです。 1ビットを1個のトランジスタと1個のキャパシタだけで持つため面積あたりのビット数を稼げますが、蓄えた電荷は時間とともに減るので、読み出して書き込み直すリフレッシュが定期的に要ります。CPUやGPUといったプロセッサーの最も近くに置かれ¹、ソフトウェアや対象のデータを読み書きするメモリです。

DRAMの歴史は、セル面積を縮めながらキャパシタの容量を守る工夫の歴史です。キャパシタを立体にする手でも容量を稼ぐのが難しくなった今、次の一手はセルそのものを縦に積む3D DRAMです。

部品を削ったセルは、電荷を保てずリフレッシュを要する

1トランジスタ1キャパシタと、その代償

ワード線でトランジスタを開き、ビット線とキャパシタのあいだで電荷をやりとりします。蓄えた電荷は自然放電で減るので、一定時間ごとに読み出して書き込み直します。

メモリのセルでは、面積あたりのビット数が費用を決めます。1ビットあたりの部品を減らすほどセルは小さくなり、同じウェハからより多くの容量が取れます。MITの講義は、DRAMは容量と低コストに最適化したメモリで、そのためにアクセスの遅さを受け入れている²と位置づけています。

DRAMはこの部品を極限まで削った構成です。各セルは1個のトランジスタと1個のキャパシタでできており、キャパシタが蓄えた電荷の有無が二進の1と0を表します³。トランジスタは、その電荷の読み書きを制御します³。こうしたセルが数百万から数十億個集まって、1つのDRAMチップになります³。

削った代償がデータ保持の弱さです。DRAMは記憶データをコンデンサの電荷として蓄えているため、一定時間が経過すると自然放電によってデータが消えます⁴。定期的にセルを読み出してもう一度書き込み、内容を保ち続ける必要があり、名前のDynamicはこの動き続ける性質を指します。リフレッシュは1秒間に数十回の頻度で必要です⁴。

読み出しの信号は電源電圧の20分の1しかない

セル1個が蓄える電荷はごく小さく、読み出しの回路はその小ささを前提に組んであります。まずビット線をプリチャージ電圧に設定します。その電圧は、キャパシタに書き込む1と0の中間電位、すなわち電源電圧 $V_\mathrm{cc}$ の半分にする方式が一般的です。次にワード線へパルス電圧を印加すると、キャパシタの信号電圧に応じた出力電圧 $V_\mathrm{s}$ が、プリチャージ電圧に重なった形でビット線に出ます⁵。

$V_\mathrm{s}$ の大きさは、キャパシタの蓄積容量 $C_\mathrm{s}$ とビット線のビット線容量 $C_\mathrm{b}$ で決まり、 $V_\mathrm{s} = \frac{V_\mathrm{cc}}{2} \times \frac{C_\mathrm{s}}{C_\mathrm{s} + C_\mathrm{b}}$ です。一般にビット線容量は蓄積容量の10倍以上あるため、 $V_\mathrm{s}$ は小さくなります。 $V_\mathrm{cc}$ が1.5 Vのとき、 $V_\mathrm{s}$ は75 mV程度です。電源電圧のおよそ20分の1が、1と0を分ける手がかりのすべてです。

この微小電圧をセンスアンプで増幅します。信号電荷の消失を補うため、一定時間ごとに読み出し・増幅・再書き込みという一連の動作をすべてのメモリセルに対して行います。リフレッシュとはこの3段の繰り返しで、DRAMでは読み出しと保持を同じ回路が同じ順序で担っています。

セルを縮めても容量は保つ必要があり、キャパシタは立体になった

キャパシタの置き場所

1Mビットまでは基板の表面に平らなキャパシタを置きました。4Mビットの世代で平面では容量が足りなくなり、基板の溝へ埋めるトレンチ型と、トランジスタの上へ積むスタック型に分かれました。

キャパシタの容量までセルと一緒に小さくすると、 $V_\mathrm{s}$ が下がり、センスアンプが1と0を区別する余地が減ります。メモリセル面積を縮める高密度化では、キャパシタの蓄積容量を一定に保つことが肝で、DRAMの安定動作を確保するには出力電圧 $V_\mathrm{s}$ を一定にする必要があります⁵。面積は縮め、容量は保つ。この2つを同時に満たす形を探してきたのが、DRAMのキャパシタの歴史です。

1MビットのDRAMまでは平面（プレーナ）構造のキャパシタを用い、絶縁膜を薄くしてセル面積の縮小に対応していました⁵。絶縁膜はシリコン酸化膜、またはシリコン酸化膜とシリコン窒化膜の2層膜で、膜厚は1Mビットの世代で6 nm程度でした⁵。4Mビットの世代でシリコン酸化膜の薄膜化が限界に達し⁵、平面構造では必要な容量を確保できなくなります。そこで、シリコン基板に溝を形成してキャパシタを埋め込むトレンチ型と、キャパシタをトランジスタの上に積み上げるスタック型という、2種類の三次元キャパシタが採られました。

トレンチ型は、溝を深くするだけで蓄積容量を容易に増やせ、平面型からの製造プロセスの連続性も大きい型です。スタック型は電荷をトランジスタの上の蓄積電極に蓄えるためn型拡散層の面積が小さく、α線が生んだ電子の収集効率がトレンチ型より小さいので、ソフトエラー耐性が高くなります。トランジスタを作ったあとにキャパシタを作るため電極や絶縁膜の材料選択の自由度も高く、シリコン酸化膜より誘電率の高い材料を使えます。

世代ごとにセルは約0.35倍に縮み、チップは約1.6倍に広がった

1世代あたりの変化

1世代でセルは約0.35倍に縮み、チップは約1.6倍に広がります。

世代が進むにつれて、メモリセル面積は約0.35倍に縮小され、チップサイズは約1.6倍に拡大しています⁵。2つの比を面積に当てはめると、1チップに入るセルの数は1世代で約4.6倍になる計算です。

セル1個の面積は、デザインルールをF（Feature Size）としたとき8F2または6F2です。Fはその世代の最小寸法で、8F2はその2乗の8倍を指します。将来はセルトランジスタも三次元構造にして、デザインルールが同じ世代のままでもセル面積をさらに縮められる4F2型のセル構造を採用する必要があります。

立体キャパシタでも容量を稼げなくなり、3D DRAMへ向かう

1T1C構造では、セルを微細化するにはトランジスタとキャパシタの両方を微細化する必要があります。キャパシタは一定以上の電荷量を保持してはじめてデータを保持できるため、微細化が困難です。トレンチ構造やスタック構造のようにキャパシタを3D化する技術は開発され実用化してきましたが、こうした手法で容量を稼ぐことは既に難しい段階に入っています¹。

東京エレクトロンは、その先の3D DRAMをモノリシックに作るのに要る前工程の技術として、次の3つを挙げています。メモリセルを何十層も貫通する微細なホールを開けるための、アスペクト比100対1を超える高アスペクト比エッチング。垂直に開けた穴の内壁へ原子一層ずつ均一な膜を形成するALD。そして、キャパシタの誘電率を高める新規のHigh-k材料です。

メーカーの計画もこの方向にそろっています。Samsung Electronicsは2025年にモノリシック3D DRAMの技術開発を推し進め、2020年代後半の市場投入を計画しています。SK hynixも2030年ごろの製品化を見据え、垂直構造の基礎研究を加速させています¹。

微細化はリークを増やし、リフレッシュの電力と発熱を押し上げる

DRAMは受動素子であるキャパシタに信号電荷を蓄えるため、蓄積電極からのリーク電流で信号電荷が減っていきます。メモリセルからのリーク電流には種々の伝導機構があり、微細化に伴って増大する傾向にあるため、精密な制御が重要になっています。これが「ポーズ時間の制御」という課題です。

トランジスタを微細化するとリーク電流が増え、データを保持するためのリフレッシュ電力と発熱が増えます¹。加えて、微細化が進むほど製造プロセスが複雑化・高度化し、製造コストが増大します。東京エレクトロンは、DRAMの進化にはビット単価の削減が伴うため、コストを下げにくい手段は意味を失いつつあるとしています。同社は、IGZO（インジウム・ガリウム・亜鉛酸化物）のような新材料を用いれば、リフレッシュの間隔を秒単位、あるいは分単位にまで延ばせ、待機電力を大幅に削減できるとみています。

平面のままのDRAMにも、露光と材料の側から手が入っています。Micronの1γ（1-gamma）DRAMは⁶、1α、1βの世代に続くノードで、EUVリソグラフィと次世代のHigh-kメタルゲート（HKMG）CMOS技術を使う新しい製造プロセスです⁶。EUVを使うこのノードについて同社は、ひとつ前の1βに対してウェハあたりのビット密度が30%以上向上し、1βのDDR5に対して消費電力が最大20%下がり、最大9200MT/s、すなわち1βのDDR5比で15%高速な動作に届く可能性があるとしています。

製品系列は、セルではなくインターフェースと実装で分かれる

同じDRAMでも、使う場所で求められるものが変わります。サーバは容量と安定性、モバイルは消費電力、グラフィックスとAIは帯域です。DRAMはDDR、LPDDR、GDDR、HBMといった製品系列へ発展し³、PCとサーバにはDDRモジュール、モバイルにはLPDDR、グラフィックスカードにはGDDR、AIアクセラレータとHPCにはHBMが使われます。

セルの原理はどれも1トランジスタ1キャパシタのままです。異なるのは、信号線を何本どう配置するか、チップをどう積むか、電圧をどこまで下げるかという、インターフェースと実装の側です。DDR5などの汎用メモリーは数十ビット単位でデータを出力しますが、HBMはDRAMダイを貫通する数千本のTSVを介して1024ビット以上のバス幅を実現しています。セルは同じまま、外側の線の本数が2桁ぶん開きます。

HBMで特別なのは、セルの構造よりも積み方とつなぎ方です。HBMは同じチップの上ではメモリーセルを2Dで集積し、前工程でチップを完成させた後に後工程で3D積層し、チップ間をTSVでつないだDRAMです¹。セルそのものを縦に積む3D DRAMとは、ここが違います。製品化されているHBMのDRAMダイの層数は4層以上で、8層や12層が主流です。2026年には16層の製品化が加速するとみられています。最下層にはベースロジックダイと呼ばれるロジックチップがあり、上のDRAMチップと外部のプロセッサーとの間のインターフェースを制御します。

SRAMとの差は、リフレッシュの要否とセルの部品数

半導体メモリは、自由に読み出しや書き込みができるRAMと、読み出し専用のROMに大別されます。DRAMもSRAMもRAM側にあり、電源が入っているあいだの作業領域を受け持ちます。ROM側には、電源を切ったあとも内容が保たれる不揮発性メモリが使われます。

SRAMは記憶部にフリップフロップ回路を用いるためリフレッシュが不要で、記憶部の回路が複雑なため高価ですが、DRAMより高速に動作します⁴。値段の差はセル1個の部品数から来ます。CMOS型SRAMのメモリセルはPチャネル2個とNチャネル4個の合計6個のバルクトランジスタを使い、2種類のトランジスタの分離も要るため、セルが大きくコストが高くなります。DRAMは1個のトランジスタと1個のキャパシタなので、同じ面積に載るビット数がここで開きます。速さと容量のどちらを優先するかで層を積み上げる考え方は、メモリ階層にまとめてあります。

SRAMのStaticという修飾詞は、記憶保持にリフレッシュ動作が必要なDRAMが登場し、それと区別するために加えられました。DRAMのDynamicが先にあり、SRAMのStaticが後から付いた順です。DRAMと同じメモリセルでインターフェースをSRAM風にしたRAMは擬似SRAMと呼ばれます。リフレッシュが必要なのでSRAMとは別に数えるべきもので、名前にSRAMと入っていても中身のセルはDRAMです。

電源を切ったあとの状態で、DRAMとフラッシュメモリは分かれます。DRAMは電荷で持つため電源が切れれば内容が消え、フラッシュは電荷を絶縁膜で囲った場所へ閉じ込めるため、電源が切れたあとも内容が保たれます。

よくある質問（FAQ）

DRAMとは何ですか？

微小なキャパシタへ電荷としてデータを蓄える揮発性のメモリです。電源を切れば内容は消えます。

1ビットはどう記憶しますか？

各セルは1個のトランジスタと1個のキャパシタでできており、キャパシタが蓄えた電荷の有無が二進の1と0を表します。トランジスタは、その電荷の読み書きを制御します。

なぜリフレッシュが要るのですか？

蓄えた電荷が時間とともに自然に減るためです。読み出して再び書き込む動作を定期的に繰り返して内容を保ちます。

なぜ1トランジスタ1キャパシタなのですか？

面積あたりのビット数を稼ぐためです。部品が少ないほどセルは小さくなり、同じ面積により多くのビットを載せられます。そのかわり、電荷が抜けるという性質と、アクセスの遅さを受け入れることになります。

どんな製品系列がありますか？

DDR、LPDDR、GDDR、HBMです。PCとサーバにはDDRモジュール、モバイルにはLPDDR、グラフィックスにはGDDR、AIアクセラレータとHPCにはHBMが使われます。

フラッシュメモリと何が違いますか？

電源を切ったあとの状態が違います。DRAMは電荷で持つため電源が切れれば消えます。フラッシュは電荷を絶縁膜で囲った場所へ閉じ込めるため、電源が切れても内容を保ちます。

リフレッシュは1秒間に何回くらい行いますか？

1秒間に数十回です。コンデンサの電荷は一定時間がたつと自然放電で消えるため、その前に読み出して書き込み直します。

読み出したあとに、なぜもう一度書き込むのですか？

信号電荷の消失を補うためです。一定時間ごとに、読み出し・増幅・再書き込みという一連の動作をすべてのメモリセルに対して行います。リフレッシュとは、この3段の繰り返しを指します。

ビット線に出る信号はどのくらいの大きさですか？

出力電圧VsはVs = Vcc/2 × Cs/(Cs + Cb)で決まり、ビット線容量Cbが蓄積容量Csの一般に10倍以上あるため小さくなります。電源電圧Vccが1.5 Vのとき、Vsは75 mV程度で、この微小電圧をセンスアンプで増幅します。

なぜキャパシタを立体の形にするのですか？

セル面積を縮めながら蓄積容量を一定に保つためです。容量が減ると出力電圧Vsが下がり、安定動作を確保できません。1Mビット世代までの平面構造は4Mビット世代で限界に達し、トレンチ型とスタック型という2種類の三次元キャパシタが採られました。

メモリセル1個の面積はどのくらいですか？

デザインルールをF（Feature Size）としたとき、8F2または6F2です。Fはその世代の最小寸法で、8F2はその2乗の8倍を指します。将来はセルトランジスタも三次元構造にして、4F2型のセル構造へ進む必要があります。

リフレッシュにはどんな代償がありますか？

電力と発熱です。トランジスタを微細化するとリーク電流が増え、データを保持するためのリフレッシュ電力と発熱が増えます。

SRAMと比べて、セル1個の部品数はどのくらい違いますか？

CMOS型SRAMのメモリセルはPチャネル2個とNチャネル4個の合計6個のバルクトランジスタを使い、2種類のトランジスタの分離も要るため、セルが大きくコストが高くなります。DRAMは1個のトランジスタと1個のキャパシタです。

DRAMはシステムのどこにありますか？

CPUやGPUといったプロセッサーの最も近くに置かれ、ソフトウェアや対象のデータを読み書きするメモリです。半導体メモリは読み書き自由なRAMと読み出し専用のROMに大別され、DRAMはRAM側にあたります。

比較・違いを学ぶ

半導体製造工程の全体像── 工程と装置の全体像

出典

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