ソフトエラーとは
ソフトエラーとは、放射線によってメモリの記憶している値が反転する一過性の誤作動です。 回路そのものは健全なまま、値だけが書き換わります。壊れた素子なら交換すれば済みますが、ソフトエラーは再書き込みで正常に戻るため痕跡が残らず、再現も困難です。グリッチ、雑音、電磁干渉も誤作動の原因になり得ますが、テキサス・インスツルメンツはよく設計された回路と認定済みの製造工程では、主因は粒子の放射線だとしています1。設計で効くのは、1個の粒子が落とす電荷に対してセルがどれだけの電荷を蓄えているかです。
α線が作った電子正孔対が分かれ、N層に電子が集まって値が反転する
Section titled “α線が作った電子正孔対が分かれ、N層に電子が集まって値が反転する”ソフトエラーは、パッケージや配線材料に微量に含まれるウランとトリウムから来るα線により、メモリ情報が反転する現象です2。α線がメモリチップに入射すると、シリコン基板内に高密度の電子正孔対を生成し、電界の存在で分離されます。PN接合があれば、N層に電子が、P層に正孔が集まります。蓄積ノードの電荷がこの電子で書き換わると、記憶していた値が反転します。DRAMで起きる新しいソフトエラーの物理機構は、1978年のIEEE IRPSでT.C. Mayらが報告しています2。
反転するのはメモリだけではありません。ソフトエラーはメモリと順序回路のデータ状態を変え、地上の環境で自然に起きる不規則な放射線事象が原因です1。フリップフロップの値も同じように反転します。新しいデータを書き込めば誤りは上書きされ、システムは正しく動きます。放射線1回の事象でデータが書き換わることを強調して、シングルイベントアップセット（SEU）とも呼ばれます。
反転の向きとサイクルタイム依存で、2つのモデルを見分ける
Section titled “反転の向きとサイクルタイム依存で、2つのモデルを見分ける”情報蓄積部に電子が満ちた状態を0、空のときを1とするDRAMでは、α線が集めた電子で空の蓄積部が埋まり、1→0の誤作動が生じます2。これがメモリセルモデルです。読み出しからセンスアンプの増幅までの短い時間帯にα線がビット線近傍へ入射すると、ビット線の電位が動いて誤作動が生じます。これがビット線モデルで、1→0と0→1の両方の反転が起こります2。
メモリセルモデルの発生率はメモリ動作のサイクルタイムと無関係で、ビット線モデルの発生率はサイクルタイムに反比例します。速く回すほど、後者の取り分が増えます。不良解析で反転の向きと動作周期の依存を調べれば、どちらのモデルが主かを切り分けられます。
対策は、源を減らす、遮る、蓄えを増やす、訂正するの4方向
Section titled “対策は、源を減らす、遮る、蓄えを増やす、訂正するの4方向”1つ目はパッケージや配線材料の高純度化で2、発生するα線の量そのものを減らします。2つ目はチップ表面をチップコート材で覆うことです。ウランとトリウムを含まないコーティング材をチップ表面に塗り、パッケージ材からチップに届くα線を阻止します2。ポリイミドコートの膜を厚くするほど、エラーの発生率は下がります。
3つ目は、メモリセルが情報として蓄えている蓄積電荷量を確保して、α線に対する強さを高めることです。同じ量の電荷が生じても、蓄えが大きければ反転を免れます。セルの形も効きます。DRAMセルのうちスタック型は電荷をトランジスタの上に積んだ蓄積電極に蓄えるため、n型拡散層の面積が小さく、α線で生じた電子の収集効率がトレンチセルより小さく、ソフトエラー耐性が高い3とされています。
4つ目は誤りを訂正する道です。対策としてECCの搭載とメモリセルの記憶ノードの容量増加が知られていますが、どちらも構造の複雑化やチップ面積の増加としてコストが上がります。内蔵SRAMでは、SRAM部だけのために特別な構造とするのはコスト的に無理があるため、性能低下とコストアップの問題を抱えたままECCで対策しています3。内蔵SRAMの対策はECCが主流です。I/Oの構成を増やしてパリティービット数を減らすタイプが主流になりつつあり、面積の負担自体も減っています。
微細化と低電圧化で、α線以外の中性子線も無視できなくなった
Section titled “微細化と低電圧化で、α線以外の中性子線も無視できなくなった”放射線入射によりメモリセルのデータが消失するソフトエラーは古くから知られていますが、微細化の進展で問題が徐々に深刻化してきました3。源もα線だけでは済まなくなっています。α線以外の宇宙線（中性子線など）による影響も、製品の微細化と低電圧化の進行で無視できなくなっています2。宇宙線はパッケージの外から来るので、α線とは別の源です。
どれだけ起きるかはソフトエラー率としてFITで数えます。500個のサンプルで数百FITの実力を測ると試験に20,000時間以上かかるため、α線源をテストチップの上面に置く加速試験で短時間に評価します。評価方法はJEDECのJESD89やJEITAのEDR-4705などで標準化されています2。
どの対策にも、材料費、厚み、面積、遅延の代償がある
Section titled “どの対策にも、材料費、厚み、面積、遅延の代償がある”材料を高純度にすればα線の源そのものが減りますが、材料費が上がります。チップコートを厚くすればパッケージ材からのα線を遮れる一方、工程と厚みが増えます。蓄積電荷を増やせば反転しにくくなるものの、セル面積と書き込みの電力を払います。ECCを積めば反転を訂正する道が開けますが、パリティのビットと訂正の遅延が乗り、動作周波数をサイクル数で補う必要が出ます。内蔵SRAMがそれでもECCを選ぶのは、SRAM部だけのために特別なセル構造を作るのがコスト的に無理だからです。
よくある質問（FAQ）
Section titled “よくある質問（FAQ）”ソフトエラーとは何ですか？
放射線によってメモリの記憶している値が反転する、一過性の誤作動です。回路そのものは健全なままで、メモリのほかフリップフロップなどの順序回路の値も対象になります。
どこから来る放射線ですか？
パッケージや配線材料に微量に含まれるウランとトリウム由来のα線です。微細化と低電圧化が進み、宇宙線由来の中性子線などの影響も無視できなくなっています。
なぜ値が反転するのですか？
α線がシリコン基板内に高密度の電子正孔対を生成し、電界で分離されてPN接合のN層に電子が集まるためです。集まった電子が記憶ノードの電荷を書き換えます。
素子は壊れますか？
壊れずに済みます。この誤作動は一過性で、新しいデータを書き込めば誤りが上書きされ、正常に戻ります。
モデルはいくつありますか？
メモリセルモデルとビット線モデルの2つです。前者は記憶ノードへの入射、後者は読み出しから増幅までの間のビット線近傍への入射で起きます。
2 つをどう見分けますか？
反転の向きとサイクルタイム依存です。メモリセルモデルは1→0だけでサイクルタイムと無関係、ビット線モデルは両方向でサイクルタイムに反比例します。
ソフトエラー率とは何が違いますか？
ソフトエラーは現象と機構を指し、どれだけ起きるかを数える指標がソフトエラー率です。評価方法はJEDECのJESD89やJEITAのEDR-4705で標準化されています。
比較・違いを学ぶ
Section titled “比較・違いを学ぶ”- ソフトエラー率とは── どれだけ起きるかを数える指標
- シングルイベントアップセットとは── 粒子1個で起きる反転
- FIT（故障率単位）とは── 発生率を表す単位
- DRAMセルとは── 電荷で記憶する側