ビット線とは

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ビット線とは、メモリ配列の列方向の配線で、ワード線で選ばれたセルの値がここへ出てくる線です。 読み出しでは、この線の電位の振れを測ります。DRAMのセルは1.5 V級の電圧で電荷を蓄えますが、ビット線に出る信号は75 mV程度しかありません。ビット線そのものが大きな容量を持ち、セルの電荷を薄めてしまうからです。ビット線の設計は、この薄まりをどこまで許し、その代償を面積で払うか加工で払うかの選択になります。

セルの電荷はビット線へ移ると薄まり、信号は75 mV程度になる

電荷の分け合い

容器の幅が容量、水位が電圧です。ビット線の容器はセルの10倍以上の幅があるので、Vccまで満ちたセルの電荷が流れ込んでも、水位はVcc/2から75 mV程度しか上がりません。

キャパシタの蓄積容量を $C_\mathrm{s}$ 、ビット線容量を $C_\mathrm{b}$ とすると、読み出しでビット線へ出る電圧は $V_\mathrm{s} = V_\mathrm{cc}/2 \times C_\mathrm{s}/(C_\mathrm{s}+C_\mathrm{b})$ です¹。ワード線を開くと、セルの電荷はビット線へ移って広く薄まります。ビット線容量は蓄積容量の10倍以上あるのが一般的なので、 $V_\mathrm{s}$ は小さく、Vcc = 1.5 Vのとき $V_\mathrm{s}$ は75 mV程度になります¹。

式から読める手は2つです。分子の $C_\mathrm{s}$ を大きくするか、分母の $C_\mathrm{b}$ を小さくするかです。DRAMセルが三次元のキャパシタへ移ったのは「蓄積容量を一定に保つため」で¹、微細化しても分子を守る工夫でした。 $C_\mathrm{b}$ の正体はビット線の寄生容量で、線の長さに比例します。

1/2 Vccに揃えてから開くと、振れの向きがそのまま値になる

読み出しの1周期

中間の1/2 Vccから始めるので、データ1でも0でも振れ幅は同じで、向きだけが違います。センスアンプはこの差を増幅し、同時にセルへ値を書き戻します。

読み出しの前に、ビット線はプリチャージ電圧へ設定します。その電圧は、キャパシタに書き込む1と0の中間電位、すなわち $1/2 V_\mathrm{cc}$ にする方式が一般的です¹。ここから始めると、データ1では上へ、データ0では下へ同じ大きさだけ振れ、振れの向きが値そのものになります。片側だけ読みにくいという偏りが生まれません。

続いてセンスアンプをオンにします。センスアンプは2本のビット線のわずかな電位差を検出して増幅し、ワード線がまだ開いているので、同時にセルの値を書き戻します²。書き戻しまでが、1回の読み出しに含まれます。

ビット線は新しい行を読むたびにプリチャージし直し、それはRAS/が高になったときに起きます²。前の読み出しの残りが線にあってもプリチャージで消えるため、読み出しどうしは独立です。トロント大学の授業課題で設計された256 kbのDRAMでは、RASを少なくとも3 ns高に保ち、ビット線の電圧が同じ値に戻るのを待つ³設計にしています。

1本につなぐセルの数が、信号の大きさとセンスアンプの数を同時に決める

配列の組み方

ビット線の長さは、つなぐセルの数で決まります。典型的には1本に128か256ビットをつなぎ、4本か8本を1台のセンスアンプへ切り替えてつなぎます。

典型的な構成では、ビット線1本あたり128か256ビットで、4本か8本のビット線を切り替えて1台のセンスアンプにつなぎます²。先の256 kbの授業課題では、面積を最小にするために、ポリシリコンのワード線256本と金属のビット線128本で組んでいます³。ワード線はポリシリコン、ビット線は金属という材料の分け方です。

1本につなぐセルを減らせば $C_\mathrm{b}$ が下がって $V_\mathrm{s}$ が大きくなり、読み出しは速く確実になります。その代わり、区切りごとにセンスアンプが要り、配列のうち周辺回路が占める面積の割合が上がります。逆向きの選択も成り立ちます。TSMCはN2のSRAMで、オン・オフ電流比の改善を使ってビット線1本につなげるセルを増やし、読み出し回路の数を減らしました。

セル側の容量を増やす手も、同じ形の取引です。深く掘るか高く積むかの加工の難しさで払います。読みやすさは、周辺回路の面積かセルの加工難度のどちらかと引き換えに買う量です。

SRAMのビット線は対で動き、浮いた線のわずかな電位差が誤動作を招く

SRAMでも、ビット線は値の出入り口です。ビット線はbit線と/bit線の対で構成され、メモリセルがどちらか一方を駆動して電位を下げ、電位が下がった側の対をセンスアンプで増幅して出力します¹。書き込みでは、Hを書き込みたい側のビット線を $V_\mathrm{dd}$ に、反対側をGNDにして¹セルへデータを与えます。

微細化が進むと、ビット線の動かし方が変わりました。ワード線の選択前に負荷回路を通じて特定のレベルへプリチャージし、選択と同時に負荷回路を切り離してフローティング状態で動かす方式へ移行しています¹。何らかの要因でLとなるべきビット線が他方より高電位になると誤動作し、セルのデータが書き換わります¹。

アドレスが変わったときは、ATDパルスでビット線対を同電位にイコライズし、旧アドレスのデータの影響を除いて高速なアクセスを実現します¹。対の構成は差動で動かせるので速度などの特性に有利ですが、面積の最小化には必ずしも最適とは言えません。そのため、片方のビット線をインバータに入力して増幅する方式をとるものも見られます¹。セルそのものの構成はSRAMビットセルで扱います。

キャパシタを省くと、ビット線に出るのは電流になる

imecは、2トランジスタ0キャパシタのDRAMセル⁴を示しました。書き込み用と読み出し用にIGZOの薄膜トランジスタを使い、専用のキャパシタを省くゲインセルの構成で、読み出し側トランジスタの寄生容量を記憶ノードに使います。imecはこれを、1T1C DRAMのキャパシタ面積とオフ電流の限界に対する解と位置づけています。ゲート長14 nmまで縮めても、100秒超の保持を保ったとしています。

読み出しはトランジスタの電流で行うので、ビット線に出るのは電荷の分け合いで生じる電圧の振れではなく電流です。信号の出し方が替わるので、読み出し回路の設計も、そこから組み直しになります。

よくある質問（FAQ）

ビット線とは何ですか？

メモリ配列の列方向の配線で、ワード線で選ばれたセルの値がここへ出てきます。読み出しでは、この線の電位の振れを測ります。

なぜ信号が小さくなりますか？

セルの電荷がビット線の容量へ広がって薄まるためです。ビット線容量は蓄積容量の10倍以上あるので、電荷が移っても線の電位はわずかしか動きません。

どのくらいの電圧ですか？

読み出し電圧はVs = Vcc/2 × Cs/(Cs+Cb)で表されます。Vcc = 1.5 VならVsは75 mV程度です。

プリチャージとは何ですか？

読み出しの前にビット線をある電位へ揃える動作です。1と0の中間、すなわち1/2 Vccにする方式が一般的で、DRAMでは新しい行を読むたびに行います。

なぜ 1/2 Vcc に揃えますか？

上下どちらの振れも同じ大きさになるためです。片側だけ読みにくいという偏りが消え、振れの向きがそのまま1か0かを表します。

ビット線容量を減らせますか？

線を短く区切れば減りますが、区切りごとにセンスアンプが要るので面積で払います。典型的な構成では、1本のビット線に128か256ビットをつなぎ、4本か8本を1台のセンスアンプへ切り替えてつなぎます。

キャパシタを省く方式でも同じですか？

imecの2T0Cでは、読み出し側トランジスタの寄生容量を記憶ノードに使います。読み出しはトランジスタの電流で行うので、ビット線との関係も組み直しになります。

比較・違いを学ぶ

ワード線とは── 直交する側、ゲートを開ける配線
センスアンプとは── 75 mV を受け取って論理値へ広げる回路
DRAMセルとは── 式の分子にあたる蓄積容量の作り方
寄生容量とは── ビット線容量の正体と、その減らし方

出典

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