ワード線とは

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ワード線とは、メモリ配列の中でセルトランジスタのゲートを行単位でまとめてつなぐ配線です。 1 本上げると、その行のセルがいっせいにビット線へ導通します。配列は行と列の格子です。1 個のセルだけを選ぶ作りにせず、1 本の線で 1 行分のゲートをまとめて開く形にすると、セルあたりの配線が 2 本で済み、面積が最小になります。その代わり、読み書きの単位は行になり、1 本の線にいくつのセルをつなぐかで面積と速度の釣り合いが決まります。

ワード線が行を選び、ビット線が列から値を出す

配列の中の役割

行デコーダが1本のワード線を選んで上げると、その行のセルがいっせいにビット線へ導通し、列ごとの値がセンスアンプへ出ます。

メモリ配列では、横方向のワード線と縦方向のビット線が直交し、交点にセルが入ります。ワード線はセルトランジスタのゲートへ、ビット線はもう一方の端子へ配線されます。ワード線をHレベルにするとメモリセルが読み書きできる状態になり、BLと/BLのビット線対が読み出しデータと書き込みデータを運びます¹。読み出しでは、アドレス入力を受けてデコーダが選んだワード線をHレベルにし、セルに入っていたデータをビット線へ出します。

1 本のワード線を上げると、その行のセルが全部ビット線へ導通します。したがって読み書きの単位は行です。この形が DRAM の速度の性格を決め、同じ行の中なら次の読み出しが速く、行をまたぐと開き直しが要ります。

ゲートが導通すると電荷が抜けるので、開いたまま書き直す

読み出しの順序

ビット線対をプリチャージしてからワード線を上げると、電荷の分け合いでわずかな電圧差が生じます。センスアンプがその差を増幅すると、ワード線が上がったままなので同時に同じ値がセルへ書き戻されます。

ワード線が低いあいだ、セルトランジスタは遮っていて、キャパシタの電荷は閉じ込められたままです。ビット線をプリチャージ電圧へ設定したうえでワード線へパルス電圧を印加すると、キャパシタの信号電圧に応じた出力電圧が、プリチャージ電圧に重なった形でビット線へ出ます¹。ビット線は、かつてはトランジスタの負荷回路で一定の電位を与える方式が主流でした。微細化が進むにつれて、ワード線を選ぶ前に負荷回路を通じてプリチャージし、ワード線を選ぶと同時に負荷回路を切り離してビット線を浮かせる方式に移っています。

ここで動いた電荷は、キャパシタから抜けています。セルとビット線が電荷を分け合い、2本のビット線の間にわずかな電圧差が生まれます²。ワード線はまだ上がっているので、センスアンプが差を増幅すると、同時にセルの値も強め直されます。書き込みでは、目的のワード線とビット線の選択を上げ、センスアンプが値をセルへ押し込みます。

1 本につなぐセルの数が、面積と速度を引き合う

1 本のワード線へ多くのセルを結べば、線の本数と周辺回路が減って面積で得をします。いっぽう線そのものの容量と抵抗が増え、ゲートを上げ切るまでの時間が伸びます。

設計例の数字では、トロント大学の授業課題で設計された256kbのSDRAMが³、1つのバンクの256本のワード線から1本を選ぶ8入力256出力の行デコーダを、NANDとインバータを交互に並べた6段で組んでいます。クロックの立ち下がりから、選ばれたワード線が立ち上がるまでの遅延は3.8 nsでした。

ビット線の側も同じ関係です。ビット線容量が蓄積容量に比べて 10 倍以上あるため、読み出し電圧が小さくなります¹。ワード線を開いている時間は消費電流にも効きます。ワード線を選ぶとビット線の電荷がセルへ流れて電流が流れ、センスアンプにも入力が中間レベルのあいだ直流電流が流れます。高速RAMでは、内部同期回路でワード線の選択とセンスアンプの活性化の時間を区切ることで、消費電流を抑えられます。ATDパルスの幅は通常数nsですが、これを数十nsに広げて時間を区切るパルスとして使います。

配列をどこで区切るかは、この 2 つの線の長さをどこで打ち切るかという判断です。区切りを細かくすれば速くなりますが、センスアンプとデコーダの数が増えて面積で払います。

縦に積むと、ワード線は層ごとの板になる

平面の配列と縦型の積層

平面の配列ではワード線は基板の上を走る線です。トランジスタを縦に立てて積むと、ワード線は層ごとの水平な板になります。

imec は、平面のセル層を重ねる 2D 積層と⁴、3D NAND に着想を得た縦型トランジスタによる真の 3D 積層の 2 つを挙げています。縦型では、トランジスタが縦に立ち、ゲートは層ごとの水平な面として入ります。つまりワード線は線というより板になります。

imec は、この方向を酸化物半導体チャネルの 2T0C セルと組み合わせて検討しています⁴。キャパシタを掘る工程が消えるぶん、積層の自由度が上がるためです。

よくある質問（FAQ）

ワード線とは何ですか？

メモリ配列の中で、セルトランジスタのゲートを行単位でまとめてつなぐ配線です。1 本上げると、その行のセルがいっせいにビット線へ導通します。

ビット線との違いは何ですか？

役割と向きです。ワード線は行を選ぶゲート側、ビット線は選ばれたセルの値が出てくる列側で、配列の中で直交します。ビット線はBLと/BLの対で、読み出しデータと書き込みデータを運びます。

なぜ行を単位に開きますか？

1 本のワード線が、その行のゲートを一括で駆動するためです。この構造が、DRAM の読み書きが行を単位に進む理由になります。

ワード線を上げると何が起きますか？

ゲートが導通し、キャパシタの電荷がビット線へ流れます。ビット線には、キャパシタの信号電圧に応じた出力電圧が、プリチャージ電圧に重なって出ます。

なぜ読んだ後に書き直しますか？

読み出しそのものがキャパシタの電荷を奪うためです。ワード線を開いたまま、センスアンプが増幅した値を同じセルへ書き直します。

3D構造ではどうなりますか？

imec は、3D NAND に着想を得た縦型トランジスタの積層を挙げています。縦に積むと、ワード線は層ごとの面として入ります。

何本くらいありますか？

容量と配列の分け方によります。1 本あたりにつながるセルが増えるほど面積は得をしますが、線の容量と遅延が増えます。256kbのSDRAMの設計例では、1つのバンクに256本のワード線があります。

比較・違いを学ぶ

ビット線とは── 直交する側の配線と、その容量の影響
DRAMセルとは── ワード線が開ける相手の構造
センスアンプとは── 開いた後に出てくる微小信号を受ける回路
3D DRAMとは── 縦へ積んだときのワード線の形

出典

4件を表示

1
電子情報通信学会：知識ベース 10群（集積回路）4編（メモリLSI）2章揮発性高速RAM（浜本毅・木原雄治、2010年版）ieice-hbkb.org a b c
2
カリフォルニア大学バークレー校：CS294 講義ノート第2回 DRAMの動作people.eecs.berkeley.edu ↩
3
トロント大学：ECE1388 最終課題 256kb SDRAMの設計eecg.toronto.edu ↩
4
imec：Disrupting the DRAM roadmap with capacitor-less IGZO-DRAM technologyimec-int.com a b