酸化物半導体チャネルとは

THEME 08 デバイスと回路 · メモリOxide Semiconductor Channel

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酸化物半導体チャネルとは、インジウム・ガリウム・亜鉛の酸化物などをトランジスタのチャネルに使う構成です。 閉じているときに漏れる電流が、シリコンより数桁小さくなります。トランジスタは普通、オンのときにどれだけ流せるかで進歩を測ります。それでもオフのときの漏れが主題になるのは、メモリでは蓄えた電荷がどれだけ長く残るかを漏れの量が左右するからです。2T0Cのメモリセルでも、漏れの小ささが根本的に要るのは、電荷を閉じ込める書き込み側のトランジスタです。

2T0Cセルでは、書き込みトランジスタの漏れが保持時間を決める

酸化物半導体チャネルの代表的な使い道が、キャパシタを持たないDRAMセルです。imecが示す2T0C（2トランジスタ・キャパシタ0個）のIGZO-TFT DRAMセルでは、読み出しトランジスタの寄生容量が記憶素子になるので、蓄積キャパシタが要りません¹。IGZO-TFTはオフ電流が非常に小さいことで知られ、それがセルの保持を伸ばします¹。

2T0Cセルの2つのトランジスタ

電荷は読み出しトランジスタの寄生容量に蓄えられ、書き込みトランジスタを閉じたときのオフ電流で漏れていきます。保持を決めるのは書き込み側の漏れ、読み出しの速さを決めるのは読み出し側のオン電流です。

この構造では、2つのトランジスタに求めるものが逆です。imecは、低オフ電流の酸化物半導体チャネルが根本的に要るのは長い保持を守る書き込みトランジスタだけで、読み出しトランジスタではオン電流が読み出し時間を決める重要な量なので、移動度の高いチャネル材料も考えられるとしています²。また、酸化物半導体のトランジスタはほとんどが本来n型なので、2T0Cのビットセルは読み出し用と書き込み用に2つのn型トランジスタを使うのが普通です²。n型が中心であることも、回路の組み方を決める条件です。

オフ電流は3年で2桁下がり、保持は400秒超から10,000秒へ伸びた

imecは2020年の実証で抽出オフ電流3×10⁻¹⁹ A/μmを得て、2023年の最適化で3×10⁻²¹ A/μm未満まで下げました¹。保持時間も、2020年の400秒超から2023年には室温10,000秒へ伸びています。2つの年の値を比べると、オフ電流は100分の1以下、保持時間は25倍弱です。

imecのIGZOセルの推移

imecのIGZOセルでは、オフ電流が3×10⁻¹⁹ A/μmから3×10⁻²¹ A/μm未満へ2桁下がり、保持時間は400秒超から10,000秒へ伸びました。

2020年の400秒超の時点で、imecは従来のDRAMに比べてリフレッシュの頻度と消費電力を大きく減らせたとしています¹。一般的なシリコントランジスタのオフ電流は10⁻¹⁵ A/μmの水準で、IGZOはそれより数桁小さい値です。漏れの小ささはバンドギャップの広さから来ます。熱で励起されるキャリアが増えにくいので、閉じた状態が保たれます。

低温で成膜できるので、配線層の上へ載せられる

IGZOはシリコンと違って比較的低い温度で成膜できるので、配線を作った後のBEOL工程と両立します²。シリコンのトランジスタは高温の工程を要するため、作れるのは配線より前の段階に限られます。酸化物半導体はこの温度の条件に縛られず、配線層のあいだへ素子を差し込めます。シリコンの面積を使わずに素子を増やせることが、この材料の置き場所の価値です。

チップの断面での位置

IGZOは低い温度で成膜できるので、シリコンのトランジスタと配線を作った後の層へトランジスタを載せられます。シリコンの面積を使わずに素子を増やせます。

imecは、埋め込み酸素トンネルと自己整合コンタクトを使うゲートラスト方式で、300mmウェーハでのBEOL適合工程¹を示しています。低温で載せられる自由の代わりに、下の層の熱履歴と配線の許容温度が条件になります。得るものと払うものが、どちらも温度に結び付いています。

積み重ねる方向にも使えます。imecは、ALDでIGZOを高アスペクト比のプラグの中へ均一に成膜できることが、3D構造を実現する鍵になるとしています²。ALDで深い穴の壁まで膜を付けられることが、3D DRAMへ広げる前提です。

ゲート長は14 nmまで、IGZO層は5 nmまで縮んだ

imecはゲートラスト構造でIGZO-TFTのゲート長を14 nmまで縮め、それでも100秒超の保持を保ちました¹。それ以前の実証は45 nmでした。IGZO層は5 nmまで薄くし、この厚さでは酸素トンネルとO2中のアニールの工程まで省けて、集積がずっと簡単になるとしています¹。信頼性の試験では12 nm厚のアモルファスIGZO膜を使っています。耐久は10^11回超の読み書きで、imecは書き換え回数の面での限界が遠いとしています。

移動度と負バイアス温度ストレスへの安定性が、材料選びの軸になる

酸化物半導体の移動度は、シリコンより低い水準です。同じ面積で流せる電流が小さいので、駆動力が要る論理回路などの用途では条件が付きます。メモリのセルトランジスタでは、この不利は小さくとどまります。要るのは電荷を閉じ込めることと、必要なときに動かすことだからです。酸化物半導体が先に入るのは、駆動力より漏れの小ささが効く場所で、imecがDRAMのセルを対象に挙げているのはそのためです。

酸化物の中でも、移動度と安定性は材料で入れ替わります。TFTの安定性を確かめる中心的な試験の1つが負バイアス温度ストレス（NBTS）試験で³、IGZOのTFTはNBTS安定性が高い代わりに移動度が低く、ITZOのTFTは逆の特性を持ちます³。東京工業大学の研究者は、ITZOの不安定さの原因を、CO不純物が活性層へ電子を与えてフェルミ準位をずらすこと³だと突き止め、400°Cの処理でCO不純物を除いたITZO TFTがNBTSに対して安定になったとしています³。

よくある質問（FAQ）

酸化物半導体チャネルとは何ですか？

インジウム・ガリウム・亜鉛の酸化物などをトランジスタのチャネルに使う構成です。閉じているときに漏れる電流が、シリコンより数桁小さくなります。

オフ電流はどのくらいですか？

imecの実証では、2020年に抽出オフ電流3×10⁻¹⁹ A/μmを得て、2023年の最適化で3×10⁻²¹ A/μm未満まで下げました。保持時間は400秒超から室温10,000秒へ伸びています。

なぜ漏れが小さいのですか？

バンドギャップが広いためです。熱で励起されるキャリアが増えにくく、閉じた状態を保ちやすくなります。

どこに作りますか？

成膜温度が低いため、配線層の途中へ作り込めます。imecは、300mmウェーハでのBEOL適合工程を示しています。

どこまで縮められますか？

imecはゲート長を14 nmまで縮めても100秒超の保持を保ちました。それ以前は45 nmでした。

膜はどのくらいの厚みですか？

imecは集積を簡単にするためIGZO層を5 nmまで薄くし、この厚さでは酸素トンネルと酸素中のアニールを省けるとしています。信頼性の試験では12 nm厚のアモルファス膜を使っています。

弱点は何ですか？

移動度がシリコンより低い点です。同じ面積で流せる電流が小さいので、2T0Cセルでは漏れの小ささが要る書き込みトランジスタに使い、オン電流が読み出し時間を決める読み出しトランジスタには移動度の高い材料も検討されます。

比較・違いを学ぶ

IGZOトランジスタとは── 素子としての特性と用途の広がり
データ保持とは── オフ電流が桁で影響する指標
3D DRAMとは── 低温成膜が積層を許す理由
キャリア移動度とは── 酸化物半導体が譲っている側の量

出典

3件を表示

1
imec：Capacitor-less IGZO-based DRAM cell with excellent retention, endurance and gate length scalingimec-int.com a b c d e f g
2
imec：Disrupting the DRAM roadmap with capacitor-less IGZO-DRAM technologyimec-int.com a b c d
3
東京工業大学：ITZO薄膜トランジスタの負バイアス温度ストレス不安定性に関するニュースtitech.ac.jp a b c d