DRAMセルとは
DRAMセルとは、電荷を蓄えるキャパシタと、読み書きのためのセルトランジスタからなるメモリセルです。 部品が2個で済むため、ほかの半導体メモリより高集積に向きます。その代わり、値を持っているのは受動素子のキャパシタで、蓄えた電荷はリーク電流で減っていきます。DRAMセルの設計は、面積を縮めながら蓄積容量を保ち、その電荷を書き直しの間隔まで持たせる工夫の積み重ねです。キャパシタを掘るか積むかで容量を守ってきた流れに対して、キャパシタを外す2T0Cは、漏れを止める側から同じ問いに答えます。
電荷が消える前に、読んで書き直す
Section titled “電荷が消える前に、読んで書き直す”DRAMのメモリセルは、電荷を蓄えるキャパシタと、読み出しおよび書き込みを行うセルトランジスタからなります1。ワード線はセルトランジスタのゲートへ、ビット線はもう一方の端子へ配線されます。ワード線を上げるとゲートが導通し、キャパシタとビット線がつながります。
キャパシタには”1”か”0”に応じた電荷を蓄えます。この電荷はリーク電流で消えていくので、消える前にデータを読み出して再び書き込むリフレッシュ動作1が要ります。電源が入ったままでも書き直しを止められないのが、部品2個という単純さの代価です。読み出した小さな電圧差はセンスアンプが論理値まで広げます。
imecは、アクセストランジスタが小さくなるにつれてキャパシタの電荷が抜ける漏れ経路が大きくなり、データ保持時間が縮んでリフレッシュの頻度が上がり、消費電力に響くとしています2。
面積を縮めても、蓄積容量は一定に保たなければならない
Section titled “面積を縮めても、蓄積容量は一定に保たなければならない”世代が進むにつれてメモリセル面積は約0.35倍へ縮み、チップサイズは約1.6倍へ広がります1。この2つの値に当てはめると、同じ面積に入るセルは1を0.35で割った約2.9倍、チップ1個に載るセルはそれに1.6を掛けた約4.6倍になります。この2つが重なって、ビットあたりの価格が下がってきました。
縮める側の制約は、キャパシタの容量です。メモリセル面積を縮めるうえではキャパシタの蓄積容量を一定に保つことが重要で1、DRAMの安定動作のために出力電圧Vsを一定にする必要があるからです。面積は縮めたい、容量は減らせない。この2つの板挟みが、キャパシタの形と材料を動かしてきました。
4Mビットで平面が尽き、キャパシタは掘るか積むかに分かれた
Section titled “4Mビットで平面が尽き、キャパシタは掘るか積むかに分かれた”キャパシタ絶縁膜は、一般にシリコン酸化膜か、シリコン酸化膜とシリコン窒化膜の2層膜で作ります。1Mビット DRAMまでは平面のキャパシタで足り、絶縁膜の厚さは6nm程度でした1。面積の縮小には、絶縁膜をこの厚さまで薄くすることで応じてきました。
4Mビット DRAMでシリコン酸化膜の薄膜化が限界に達し、平面構造では必要な容量を確保できなくなりました。そこで基板に溝を掘ってキャパシタを埋め込むトレンチ型と、キャパシタをトランジスタの上に積み上げるスタック型という1、大きく2種類の三次元キャパシタが採用されました。平面の取り分を減らしながら、縦方向の面積で容量を保つ形です。
トレンチ型の利点として、同じ資料は2点を挙げています。溝を深くすれば蓄積容量を容易に増やせること、そしてキャパシタを作ったあとでトランジスタを作るため、トランジスタの設計に対する制約がスタック型より少ないことです。
材料も並行して動いてきました。主な絶縁膜はシリコン窒化膜とTa2O5で、誘電率の高いBST・STO・HfSiOが候補です。表面積を広げる手として、HSGもあります。
セル面積は8F²か6F²で、4F²にはトランジスタも立体にする
Section titled “セル面積は8F²か6F²で、4F²にはトランジスタも立体にする”設計基準をFとしたとき、現在のメモリセル面積は8F²または6F²です1。三次元キャパシタへ移ってキャパシタの平面積が縮んだ結果です。さらに縮めるには、セルトランジスタも立体構造にして4F²型のセル構造へ進む必要があります。設計基準そのものを縮めずに面積を詰める手で、この値に当てはめると、8F²から4F²へ進めば同じFでセル1個の面積は半分になります。
キャパシタを外す2T0Cは、オフ電流の小ささで電荷を守る
Section titled “キャパシタを外す2T0Cは、オフ電流の小ささで電荷を守る”imecは、大きなキャパシタがスケーリングと3D集積の両方で足かせになるとしています2。深く掘るほど作りにくく、上へ積むほど層が厚くなるためです。
その答えとして、imecは2020年に、読み出し用と書き込み用の薄膜トランジスタ2個でキャパシタを持たない2T0Cのビットセル2を報告しました。読み出し側の寄生容量を記憶ノードに使うので、キャパシタを掘る工程そのものが消えます。imecは、ゲート長45nmに最適化したトランジスタをこの2T0C構成に組み込み、読み出しトランジスタの寄生容量を記憶素子として働かせています。
この構成が成り立つ前提は、トランジスタが閉じているときに漏らす電流の小ささです。imecは、IGZOトランジスタはバンドギャップが広いためオフ電流が極めて小さく、保持時間・リフレッシュ頻度・消費電力に効くとし2、2023年には3×10⁻²¹ A/μm未満という値を示しました。保持時間が長くなれば蓄積容量への要求が緩み、小さな寄生容量でも記憶素子を務められる、というのがimecの説明です。IGZOはSiと違って比較的低い温度で成膜できるので、配線工程（BEOL）と両立するともimecはしています。1T1Cが容量を大きくして漏れに耐えたのに対し、2T0Cは酸化物半導体チャネルで漏れそのものを絞る側に立ちます。
キャパシタの手は、どれも面積と作りやすさの取引
Section titled “キャパシタの手は、どれも面積と作りやすさの取引”キャパシタを大きくすれば信号は強くなり、書き直しの間隔も伸びますが、面積を取ります。深く掘るか高く積むかで面積は詰められるものの、加工の難度が上がり、上に載る層の平坦さも苦しくなります。誘電率の高い材料へ替えれば同じ面積で容量を稼げる代わりに、電極との組み合わせを選び直す工程が増えます。どの手も、1ビットあたりの面積と作りやすさの取引です。素子数を増やして書き直しを省くSRAMビットセルは、同じ取引を反対側で選んだ形です。
よくある質問（FAQ）
Section titled “よくある質問（FAQ）”DRAMセルとは何ですか？
電荷を蓄えるキャパシタと、読み書きのためのセルトランジスタからなるメモリセルです。構成要素が2個で済むため、ほかの半導体メモリより高集積に向きます。
なぜ書き直しが要りますか？
キャパシタの電荷がリーク電流で減っていくためです。消える前にデータを読み出し、同じ値を書き直すリフレッシュ動作を、電源が入っている間ずっと繰り返します。
セル面積はどのくらいですか？
設計基準をFとしたとき、現在のセル面積は8F²または6F²です。さらに縮めるには、セルトランジスタも立体にして4F²型へ進む必要があります。
世代ごとにどう縮みますか？
メモリセル面積が約0.35倍へ縮み、チップサイズが約1.6倍へ広がります。同じ面積に入るセルは約2.9倍になる計算で、両方の効果でビットあたりの価格が下がります。
キャパシタはなぜ立体ですか？
面積を縮めても蓄積容量を一定に保つためです。1Mビット世代までは平面で足りましたが、4Mビットでシリコン酸化膜の薄膜化が限界に達し、基板へ溝を掘るトレンチ型と、トランジスタの上へ積むスタック型へ移りました。
絶縁膜には何を使いますか？
もとはシリコン酸化膜、またはシリコン酸化膜とシリコン窒化膜の2層膜で、主な材料はシリコン窒化膜とTa2O5です。さらに誘電率の高いBST・STO・HfSiOが候補で、表面積を広げる手としてHSGもあります。
キャパシタを外す方式はありますか？
あります。imecは、読み出し用と書き込み用の薄膜トランジスタ2個でセルを組み、読み出し側の寄生容量を記憶素子に使う2T0C構成を2020年に報告しました。IGZOのオフ電流が極めて小さいことが前提です。
比較・違いを学ぶ
Section titled “比較・違いを学ぶ”- ワード線とは── セルを行単位で選ぶ配線
- ビット線とは── 電荷を受け取る側の配線と、その容量
- センスアンプとは── 75 mV を論理値まで広げる回路
- SRAMビットセルとは── 素子数を増やして書き直しを省く側