RC遅延とは

RC遅延とは、配線そのものが持つ抵抗（R）と容量（C）の積で決まる、信号が伝わるまでの遅れです。 トランジスタは微細化で速くなる一方、配線は微細化で遅くなります。1回の縮小で、配線の断面積が減って抵抗が上がり、間隔が狭まって容量が上がるからです。業界は抵抗を銅で、容量をLow-kで下げてきましたが、どちらの手も細くなるほど余地を失い、さらに細い配線では銅の中の電子散乱が抵抗率そのものを押し上げます。

抵抗を通して容量を充放電するので、信号の切り替わりが遅れる

チップの中の配線は、細い金属の線です。線には抵抗があり、隣の線や上下の層との間には容量があります。抵抗を通して容量を充放電するので、送り出した電圧が受け手側で切り替わるまでに時間がかかります。この時間がRC遅延です。

設計の側でも、配線遅延は素子の遅延と並ぶ扱いを受けます。EDAツール間で遅延情報を受け渡す標準フォーマット（タイミングデータ形式）は、素子の遅延時間に加えて、パスの遅延時間や制約条件、配線遅延時間も扱えます¹。

1回の縮小で、抵抗と容量が同時に上がる

スケーリングはトランジスタの速度を上げますが、配線では同じ縮小が逆に働き、微細化に伴って配線の信号遅延（RC遅延）が増加します²。微細化と高集積化が進むごとに、配線ピッチは1世代あたり約0.7倍に縮み、配線の層数が増えていきます。線が細くなれば断面積が減って配線抵抗（R）が上がり、線の間隔が狭まれば配線間容量（C）が上がります。世代が進むほど、チップ全体の遅延のうち配線が占める割合が大きくなります。

ピッチの縮小と抵抗・容量

ピッチを約0.7倍に縮めると、配線の断面が小さくなって抵抗が上がり、隣の配線との間隔が狭まって容量が上がります。遅延はこの2つの積なので、縮小は遅延を両側から押し上げます。

問題が表に出た寸法もはっきりしています。配線の幅と間隔が300nm程度を下回るころから、抵抗と線間容量の増大による信号遅延が顕在化し³、スケーリングで速くなったトランジスタの性能向上を配線が妨げる問題になりました。トランジスタの高速化の効果が、配線で打ち消され始める寸法です。

抵抗は銅で、容量はLow-kで下げてきた

この問題が、材料の置き換えを促しました。配線材料にはAlCu合金、配線間絶縁膜にはSiO2が長く使われてきましたが、微細化によるRC遅延の増加を抑えるため、およそ180nmノード（配線幅280nm）を境に、AlCuより低抵抗な銅と、SiO2より低誘電率なLow-k絶縁膜が主に使われるようになりました。

抵抗の側は配線材料の置き換えです。ICの配線材料をアルミニウムから銅に替えると電気抵抗率はおよそ半分になり¹、配線遅延が小さくなって高速化できます。この置き換えは、MPUなど高速のICの配線材料として採用されました。

容量の側は層間絶縁膜の置き換えです。第一世代のCu配線では層間絶縁膜にSiO2（k約4.2）を使い、130nmノードでSiOF（k約3.5）、90nmと65nmでSiOC（k約3）、45nm以降は膜の中に空孔（ポア）を入れたポーラスSiOC膜などが使われました。k値を2.5未満に下げるには、膜中に空孔を形成します。

層間絶縁膜のk値の推移

k値は第一世代のCu配線のSiO2の約4.2から、130nmで約3.5、90nmと65nmで約3へ下がり、2.5未満へは空孔を入れたポーラス膜で進みました。

銅はバリアに断面を取られ、Low-kは強度を失う

銅は絶縁膜に拡散しやすいため、バリアメタルで覆います。ダマシン構造では、全断面積に占める銅の割合が下がることによる配線抵抗の増大（バリア膜厚効果）も考慮する必要があります⁴。溝の断面の一部をバリアが占める分、銅の断面は小さくなります。また、銅は反応性イオンエッチングでの加工が難しいので、ダマシン法とCMPも必要になります。

絶縁膜側の課題は強度です。k値を下げるほど絶縁膜の機械的強度が下がり、ウェーハ工程やパッケージ工程で膜の剥がれや割れが起きるため、Low-k膜の導入が難しくなっています。

実効の容量は、配線間のLow-kより上下の薄い膜で決まる

世代をまたいで比べるときは、長さをそろえた積を使います。平成19年度のJEITAの報告は、Intermediate配線について長さ1mmあたりのRとCの積（ns）を縦軸に取り、RC遅延の推移を示しています。

容量のもう1つの指標が実効誘電率（keff）です。同報告の感度解析では、配線間とビア層間のlow-k材料のk値よりも、Cu拡散防止膜やCMP保護層（キャップ、ハードマスク）の膜厚とk値のほうが、keffへの影響が最も大きいとされています。Cu拡散防止膜はその役割からk値を下げにくく、従来はk値4〜5程度のSiCN膜が広く使われてきました。配線間を絶縁するLow-k材料よりも、その上下にある薄い膜のほうが実効の容量を左右しています。

実効誘電率を決める膜

配線間とビア層のLow-kを、k値を下げにくい薄い膜が上下から挟みます。感度解析では、実効誘電率への影響が最も大きいのはこの薄い膜の厚さとk値とされています。

寸法だけでなく、表面の荒れも配線抵抗を左右します。配線やビアの側壁の荒れ、ポーラスLow-k膜の空孔が開いた側壁の荒れ、バリアメタルの荒れ、銅表面の荒れは、いずれも電子の散乱に影響して銅配線の抵抗を上げます⁵。トレンチの寸法、深さ、表面の荒れがどれも配線抵抗に影響するため、装置とプロセスではプラズマ密度とバイアスの最適化、温度制御が重要な課題になります。配線抵抗を下げるには、エッチング後の表面の荒れも管理する必要があります。

配線幅が平均自由行程の3倍を下回ると、電子散乱で抵抗率が上がる

配線幅が銅中の電子の平均自由行程（34nm）の3倍を下回ると、結晶粒界や配線の側面・上下の界面での非弾性散乱が無視できなくなり、抵抗の増加として実際に測定されます⁴。34nmの3倍に当てはめると、配線幅102nmが目安になります。平成19年度の報告では、この電子散乱で実効抵抗率が上がるため、2010年以降はRC遅延が急に増え、絶縁膜のk値の低下が遅れた分だけ、その増加が早まるとされています。

抵抗を下げる手も容量を下げる手も、細くするほど余地が縮みます。掘り方と剥がし方の側でk値を守るメタルハードマスク、間を空洞にするエアギャップ、削る方式へ立ち返るRu配線は、いずれもこの積のどちらかを小さくする側に立ちます。

よくある質問（FAQ）

RC遅延とは何ですか？

配線が持つ抵抗（R）と容量（C）の積で決まる、信号が伝わるまでの遅れです。抵抗を通して容量を充放電するので、送り出した電圧が受け手側で切り替わるまでに時間がかかります。

なぜ微細化で増えるのですか？

同じ縮小が抵抗と容量の両方を上げるためです。配線ピッチは1世代あたり約0.7倍に縮み、断面積が減って配線抵抗が上がり、間隔が狭まって配線間容量が上がります。

どのくらいの寸法から問題になりますか？

配線の幅と間隔が300nm程度を下回るころからです。抵抗と線間容量の増大による信号遅延が顕在化し、スケーリングで速くなったトランジスタの性能向上を配線が妨げる問題になりました。

どの世代から材料が替わったのですか？

およそ180nmノード（配線幅280nm）を境に、AlCu合金とSiO2から、AlCuより低抵抗な銅とSiO2より低誘電率なLow-k絶縁膜が主に使われるようになりました。

抵抗と容量、それぞれ何を下げてきましたか？

抵抗は配線材料で、アルミニウムから銅に替えると電気抵抗率はおよそ半分になります。容量は層間絶縁膜で、第一世代のCu配線のSiO2（k約4.2）から、130nmノードのSiOF（k約3.5）、90nmと65nmのSiOC（k約3）、45nm以降のポーラスSiOC膜などへ移りました。

抵抗や容量を下げる方法の課題は何ですか？

銅ではバリアメタルが断面を取り、全断面積に占める銅の割合が下がって配線抵抗が増えます（バリア膜厚効果）。絶縁膜ではk値を下げるほど機械的強度が下がり、ウェーハ工程やパッケージ工程で膜の剥がれや割れが起きます。

今後の見通しはどうなりますか？

配線幅が銅中の電子の平均自由行程（34nm）の3倍を下回ると、結晶粒界や界面での非弾性散乱で抵抗が上がります。平成19年度のJEITAの報告は、この電子散乱で実効抵抗率が上がるため、2010年以降はRC遅延が急に増えるとしています。

比較・違いを学ぶ

Low-k材料とは── 容量Cを下げる材料
メタルハードマスクとは── 工程中のk値の上昇を抑える方法

出典

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1
JEITA 半導体部会：半導体用語集semicon.jeita.or.jp a b
2
電子情報通信学会：知識ベース 10群2編4章「プロセスモジュール技術」ieice-hbkb.org ↩
3
プラズマ・核融合学会誌：低誘電率（Low-k）材料のドライエッチングjspf.or.jp ↩
4
JEITA 半導体技術ロードマップ専門委員会：平成19年度報告第6章 WG4 配線semicon.jeita.or.jp a b
5
日本半導体製造装置協会：半導体製造装置技術ロードマップ報告書ウェーハプロセス（2012年度版）seaj.or.jp ↩