Cuはライナーの薄膜化と新しいlow-kで24 nmピッチまで持つ｜18 nmピッチのM0はimecの計画でRuへ移る

Cu配線は、2 nm世代の最も細い層まで残る。IBMはピッチ24 nm（線幅12 nm）のCu配線を2 nmノード向けに検証済みとし¹、その支えに薄いバリアとライナー、それを信頼性の目標に届かせる新しい低誘電率膜（ALK）を挙げた。Applied Materials（AMAT）は2024年にRuとCoの二元系ライナーを33%薄い2 nmにして配線抵抗を最大25%下げた²と発表している。しかし、線幅12 nmでは層を片側3 nmまで削ってもCuは断面の44%にとどまり、さらに削るとEMとTDDBの余裕が減る。imecは、ピッチ18 nmのM0からバリアの要らないRuを入れる計画を示している。

ライナーとは、拡散を止めるバリアの内側に付け、Cuを濡らして埋め込みを助ける下地の膜を指す。薄膜化が効くのは、バリアとライナーの厚さが線幅に比例して縮まないからだ。imecは、Cu配線に要るバリア、ライナー、キャップが使える線幅の大きな割合を食い始めている³と書く。片側1 nmの差は、線幅40 nmでは断面の数%にすぎない。線幅12 nmでは、Cuの断面が2倍以上になる。

最細層の積層は、Ta系バリア、CoかRuのライナー、Cuのリフローかめっき

Cu配線は、溝の内側をバリアとライナーで覆ってからCuで埋める。外側のTa/TaNはCuが絶縁膜へ拡散するのを止めるバリアで、内側のCoかRuのライナーがCuを濡らす下地になる。従来の流れでは、PVDでCuシードを付けて電解めっき（ECD）で埋め、CMPで余分を削る。工程の順と断面は親記事のBEOL配線材料に図がある。最も細い層では、埋め方がめっきから真空中のリフローに移っている。IBMは、24 nmピッチのCuで電解めっきが真空リフローに置き換わった¹と書いている。

量産品で確かめられているのは、Coライナーだ。2022年10月のTechInsightsの解析では、TSMCは16FFでM1〜M3、N5でM0〜M4にCoのライナーとキャップを使い、Intel 4はM0〜M4をTaバリアにCoライナーとCoキャップを組み合わせたリフローCuにした⁴。Intelは10 nm世代で最下層にCoそのものを配線に使ったが、Intel 4でCu＋Coライナーへ戻した。Ruライナーでは、IBMが2018年にPVD TaとALD TaNのバリアにCVD Ruライナーを組み合わせ、7 nm以降でボイドのない埋め込みを示した⁵。RuとCoを1層にまとめたRuCoライナーは、AMATが先端ロジックの全大手が採用したと発表している。

先端の各層は1〜2 nm台まで薄くなっている

層	公開されている厚さ	出典
TaNバリア	2 nm未満に薄くしてもCuの拡散を止められる	imec（IITC 2018）
Coライナー	7 nmノードの寸法で3 nmから1 nmへ。ALD TaNと組めばEMとTDDBを落とさない	IBM（IEEE EDL 2019）
RuCoライナー	3 nmから2 nmへ（33%減）、3 nmノードで出荷	AMAT（2024年7月）
CVD Ruライナー	2 nm以下	TELとNovellus（2008年12月）
Cuシード（湿式）	3 nm以下	TELとNovellus（2008年12月）

TaNを2 nmとし、ライナーを表の1〜3 nmとすると、バリアとライナーの合計は片側3〜5 nmになる。SemiEngineeringに載ったプロセスモデリングの記事も、従来の延長ではバリアとライナーに最低2〜3 nmが要るとしている⁶。IBMの2019年の研究では、Coライナーを3 nmから1 nmに薄くするとRC遅延が対照条件より14%下がった⁷。

薄くできる下限を決めるのは信頼性だ。同じ研究で、PVD TaNと組んだCoライナーは2 nmを下回るとEM寿命が大きく落ちた。ALDの薄いTaNを足して初めて1 nmまで下げられた。IBMは2024年にも、ライナーを薄くするとCu配線にボイドができやすくなる¹と書いている。IRDS 2024は、PVDで付けるTa(N)は薄くするのに限りがあり、CVDやALDで付けるMn(N)などの窒化物が注目されているとしている⁸。

線幅が縮むほど、同じ1 nmが断面の大きな割合になる

バリアとライナーの厚さを固定して線幅だけを縮めると、Cuの取り分は加速して減る。図1は、配線の高さを幅の2倍とし、側壁2面と底にバリアとライナーが付くとして、Cuが占める断面を計算したものだ。ライナーにも電流は少し流れるが、ここではCuだけを数えている。

線幅12 nmでは、バリアとライナーを片側3 nmまで薄くしても、Cuは断面の半分に届かない。

TaNを2 nmのままライナーを3 nmから2 nmにすると、片側の合計は5 nmから4 nmになる。このときCuの断面は線幅40 nmで1.08倍、20 nmで1.23倍、12 nmで2.1倍になる。断面だけで見た抵抗の低下は、それぞれ約8%、約19%、約53%で、細い配線ほど効く。この計算で25%下がるのは線幅17 nm前後の配線で、AMATの「最大25%」と同じ程度の値になる。AMATはRuCoで材料も替えているので、この一致は筆者の計算との比較にとどまる。SemiEngineeringのモデリングでも、2 nmのTaNで囲んだCu配線のCuの面積は線幅15 nmで56%、10 nmで25%⁶まで減る。IRDS 2024は、バリアが線幅どおりに薄くならないことと界面の散乱が重なり、配線抵抗が指数関数的に増える領域に入った⁸と書く。

線幅12 nmの付近では、薄膜化だけでは足りなくなる。バリアとライナーを片側3 nmまで薄くしても、Cuは断面の44%しか占めない。残る1 nmを削るたびに、EMとTDDBの余裕も削ることになる。

AMATはEnduraがほぼすべてのCuチップを作ってきたとし、めっきにはLamのSABREがある

バリアからシードまでの真空工程について、AMATは自社のEnduraが中心だと述べている。同社の2026年1月のブログによると、1997年にEndura Copper Barrier Seed（CuBS）を出し、2021年にPVD、CVD、選択ALDを1台にまとめたIMSを加え、2024年に二元系ライナーを組み込んだ⁹。二元系ライナーは最も細い配線に使い、上層の配線は従来のCuBSで作っている。同じブログでAMATは、ほぼすべてのCuチップがEnduraで作られてきたと述べている。

2021年のIMSは、ALD、PVD、CVD、Cuリフロー、表面処理、界面制御、計測の7つの技術を1台の真空装置にまとめ、ビアの底のバリアを選択ALDで省いてビア界面の抵抗を最大50%下げた¹⁰。AMATは、手を打たなければビアの抵抗が7 nmから3 nmで10倍になるとしていた。2024年のRuCoライナーは、Volta Ruthenium CVDを組み込んだIMSとして先端ロジックの全大手が採用し、3 nmノードから出荷が始まった²とAMATは発表している。

Cuを埋める電解めっきでは、LamがSABREを出している。Lamはバリアとシードの積層の薄膜化と線幅の縮小で工程制御が厳しくなるとし、めっき開始時のシード保護と、さまざまなライナーへの直接めっきを製品の特長に挙げる¹¹。TELは2008年に、自社のTrias TandemでCVD Ruライナーを2 nm以下で付け、NovellusのSABRE Extremeで3 nm以下の湿式シードを重ねる工程¹²を発表した。PVDのシードを省く狙いだった。SABRE Extremeは、今もLamのSABRE系列に並んでいる。成膜方式の違いはCVDとPVDの違いで扱う。

Cuは24 nmピッチまで持ち、18 nmピッチのM0はimecの計画でRuへ移る

Cuは、ピッチ24 nmの2 nm世代まで持つ。IBMはこのピッチのCuを、薄いバリア・ライナーとALKの組み合わせで検証した。AMATのRuCoライナーも2 nm世代以降を狙う。AMATは2026年1月時点で、Enduraの金属配線工程が2 nmより先の配線性能を出し、オングストローム世代への道を開くとしている⁹。

imecは、最も細い層のピッチが20 nmを切るとCuのデュアルダマシンは限界になるとみる³。そのうえで、最も細い層のピッチが18 nmになるimec A10かA7の世代で、RuのセミダマシンをM0から入れる³道筋を示している。Ruは拡散バリアが要らず、薄い密着層の上に付けるだけで使えるので、バリアに取られていた断面の大部分を配線に回せる。IRDS 2024も、Cuは少なくとも2029年まで配線金属の主流で、ローカル配線（M0）にはCoやRuが入る⁸と見ている。Ruの配線の作り方はセミダマシンとサブトラクティブ配線、Moをコンタクトに使う流れはMoコンタクトと選択成膜にまとめている。

imecの第1世代で置き換わるのはM0で、世代を重ねて上の層へ広げる計画だ。上の層は線幅に余裕があり、片側1 nmの差は断面の数%で済む。AMATも、上層の配線は従来のCuBSで作っている。ライナーの薄膜化が最も効くのは、その間にある線幅12〜20 nm、ピッチ24〜40 nmの層だ。

関連ページ

• 前工程細い配線ではRuがCuの抵抗を下回り始め、Moは膜で並ぶ（BEOL配線材料）
• 前工程セミダマシンとサブトラクティブ配線
• 前工程Moコンタクトと選択成膜
• 前工程Low-kとエアギャップ配線
• 前工程CVDとPVDの違い
• 用語集ライナー膜厚予算
• 用語集バリアメタル
• 企業研究企業研究：Lam Research
• 企業研究企業研究：東京エレクトロン
• 企業研究企業研究：Intel

出典

13件を表示

1. 1
   IBM Research：IEDM 2024のCu配線、24 nmピッチのCu、ALK、真空リフロー、Ruトップビア（2024年12月）research.ibm.com ↩abc
2. 2
   Applied Materials：RuCo二元系ライナーで配線抵抗を最大25%低減（2024年7月）globenewswire.com ↩ab
3. 3
   imec：セミダマシン配線の導入点、18 nmピッチとA10・A7（2024年10月）imec-int.com ↩abc
4. 4
   Semiconductor Digest（TechInsights）：Intel 4はCo配線をやめCoライナー・キャップ付きCuへ（2022年10月）semiconductor-digest.com ↩
5. 5
   IBM Research（IITC 2018）：ALD TaNバリアとRuライナーの薄膜化（2018年8月）research.ibm.com ↩
6. 6
   SemiEngineering：プロセスモデリングによるBEOL金属構成の解析、2 nm TaNとCu面積（2023年11月）semiengineering.com ↩ab
7. 7
   IBM Research（IEEE EDL）：Cu配線のCoライナーを1 nmまで薄くする限界（2019年11月）research.ibm.com ↩
8. 8
   IRDS：2024年版More Moore、Cu配線とバリアの見通し（2024年）irds.ieee.org ↩abc
9. 9
   Applied Materials：Cu配線30年、CuBSからIMSと二元系ライナーまで（2026年1月、Wayback Machine保存版）web.archive.org ↩ab
10. 10
    Applied Materials：Endura Copper Barrier Seed IMS、選択ALDでビア抵抗を最大50%低減（2021年6月）globenewswire.com ↩
11. 11
    Lam Research：SABRE電解めっき装置（製品ページ）lamresearch.com ↩
12. 12
    Silicon Semiconductor：TELとNovellus、CVD Ruライナーと湿式Cuシードの統合工程（2008年12月）siliconsemiconductor.net ↩
13. 13
    imec：ダマシン配線を3 nmノードへ延ばす、2 nm未満のTaN（2018年6月）imec-int.com