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電荷トラップ層分断（CTカット）とは

THEME 08 デバイスと回路 · メモリCharge-Trap Layer Cut
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電荷トラップ層分断（CTカット）とは、3D NANDのメモリホール側壁に上から下までつながるSiN電荷トラップ層を、縦に並ぶセルごとに切り分ける構造です。 ワード線の間隔を詰めるほど、つながったSiNを伝って電荷が隣のセルへ移りやすくなるため、その経路を物理的に断ちます。imecは、層を薄くして積み増すzピッチ縮小の鍵の1つにこの分断を挙げています。

難しいのは作り方です。imecは、CTカットには極めて深く細い穴の側壁を通した方向性のあるエッチングと成膜が要り、平面2D NAND向けの技術群の適用範囲を超えるとしています1。Applied Materialsの米国特許も、既存のトラップカット構造ではゲート面積の一部しか使えず、SiNの形と厚さがばらつく点を課題に挙げています。

セルは、SiNに捕まえた電子の有無で1と0を記憶する

Section titled “セルは、SiNに捕まえた電子の有無で1と0を記憶する”
電荷トラップ型セルの読み出し
「1」の状態ソースドレイン電流が流れる「0」の状態ソースドレイン電流が流れない捕獲した電子でしきい値電圧が上がる電子なしゲート酸化膜SiNチャネル領域ソース・ドレイン
SiNに電子を捕まえるとしきい値電圧が上がり、読み出しの電圧で電流が流れなくなります。電流が流れれば1、流れなければ0です。

imecの解説によると、3D NANDの多くの製品は電荷トラップ型のセルを記憶素子に使います。トランジスタのゲート酸化膜の中に薄いSiN層を挟んだ構造で、ゲート酸化膜はブロック酸化膜・電荷を捕まえるSiN・トンネル酸化膜のONO積層になります1。SiN層には電荷を保持できる捕獲サイトが多数あります1。

ゲートに正の電圧をかけるとチャネルの電子が酸化膜をトンネルしてSiNに捕まり、しきい値電圧が上がります。セルの状態は、ソースとドレインのあいだに電圧をかけて調べます。電流が流れれば電子は捕まっておらず「1」、流れなければ電子を捕まえた「0」の状態です1。

メモリホールの側壁に成膜すると、SiNは積層の高さ方向に1本の帯になる

Section titled “メモリホールの側壁に成膜すると、SiNは積層の高さ方向に1本の帯になる”
メモリホール片側の断面
連続したSiN隣のセルへ移るセルごとに分断したSiNセル内にとどまる酸化膜で途切れるワード線酸化膜SiN（電荷トラップ層）チャネル縦方向が積層の高さ（z方向）
従来の3D NANDではSiNが側壁に沿って上下のセルにつながり、電荷がその帯を伝って移ります。分断構造のSiNはワード線の高さの区画にだけあり、あいだを酸化膜が埋めます。

作り方は、酸化膜とワード線の積層を高度なドライエッチング装置で縦に掘って円柱状の穴をあけ1、その穴の側壁に酸化膜とトラップ層、ポリシリコンのチャネルを順に成膜します。側壁に沿って成膜するので、SiNは積層の高さ方向に切れ目のない1本の帯になります。Cypressの米国特許は、こうして連続したトラップ層の中を電荷が移動し、ワード線のあいだにたまってチャネルの導通に影響し、ビット誤りにつながる2と書いています。

ワード線の間隔を約40nmから詰めると、電荷がSiNを伝って隣へ移る

Section titled “ワード線の間隔を約40nmから詰めると、電荷がSiNを伝って隣へ移る”

imecによると、主要メーカーはすでに300層を超える3D NANDを製品化しており、2030年には約1,000層に達すると予測されています。積層を約30µmの厚さまで高くするのはエッチングと成膜の負担が大きいため、各層を薄くしてワード線の縦の間隔（zピッチ）を詰める手法も進んでいます。imecはzピッチ縮小を、酸化膜とワード線の層を薄くし、扱えるコストでより多くの層を積めるようにする手法1と説明しています。現在約40nmのこの間隔は、ワード線と酸化膜の両方を薄くして縮めます。

ただし対策なしにzピッチを詰めると、しきい値電圧の低下、サブスレッショルド特性の劣化、データ保持の低下、書き込み・消去電圧の上昇が実験で見られます。imecはこれを2つの現象に分けています。1つはゲート長が縮んで隣のセルと静電的に結合するセル間干渉、もう1つはSiN層にためた電荷が縦につながるSiNを伝って移る横方向の電荷移動です1。

imecは、メモリの動作と信頼性を損なわずにzピッチを縮める鍵として、エアギャップの導入と電荷トラップ層の分断の2つ1を開発しています。CTカットは後者の電荷移動への対策で、前者の静電的な干渉はエアギャップが受け持ちます。

SiNを分断すると電荷の通り道が断たれ、TCADではメモリウィンドウも広がる

Section titled “SiNを分断すると電荷の通り道が断たれ、TCADではメモリウィンドウも広がる”

imecのTCADシミュレーションでは、ワード線間のエアギャップをブロック酸化膜とSiNの領域まで延ばすとメモリウィンドウが広がります。この分断には、セルにためた電荷が積層の高さ方向に走るSiNの帯を伝って移るのを防ぐ効果もあるとimecは述べています。

分断がセル間干渉に与える影響は、中国科学院微電子研究所のグループが2023年の論文で調べています。TCADで「トラップ連続」と「トラップカット」の構造を比べ、トラップカットでは隣り合うセルのあいだのトラップ層が消えるため、セル間の電荷が引き起こすz方向の干渉の分がなくなる3と述べています。この結果から、セル間のSiNにたまる電荷がz方向の干渉の一因だと結論づけています。

作り方は、穴の側からワード線や酸化膜を後退させてSiNの居場所を分ける

Section titled “作り方は、穴の側からワード線や酸化膜を後退させてSiNの居場所を分ける”
imecの特許出願にある分断SiNの作り方
①酸化膜を後退犠牲層で埋める②ゲート層を後退SiNを選択成膜③犠牲層を除去酸化膜を再成長④トンネル酸化膜とチャネルを成膜ゲート層酸化膜SiN犠牲層チャネル
犠牲層を目印にしてゲート層のくぼみにだけブロック酸化膜とSiNを成膜し、犠牲層を除いた跡に酸化膜を再成長させると、SiNが上下に分かれます。

作り方の提案は複数あります。Cypressの米国特許は、ワード線を穴の側から後退させた段差を使い、セルごとに独立したトラップ層の区画を作ります2。各区画はSiNを2層の酸化膜で挟んだ構成です。

imecの欧州特許出願は、連続したトラップ層を成膜してからエッチングで切る方法に代えて、セルごとのトラップ層を領域選択成膜で直接作る方法4を示しています。穴の側から酸化膜を横に後退させて犠牲層で埋め、続いてゲート層を後退させてできたくぼみにブロック酸化膜とSiNを選択成膜します。犠牲層は成膜を妨げる領域として働きます。犠牲層を除いたあと酸化膜を再成長させると、上下のSiNの区画のあいだに酸化膜が入ります。最後にトンネル酸化膜とチャネルを成膜します。

Applied Materialsの米国特許は、トラップ層をトンネル酸化膜とワード線のあいだにだけ閉じ込める構造を選択成膜で作り、セル間干渉と横方向の電荷の広がりを抑え、トラップ層の形と厚さのばらつきも抑えるとしています5。3つの提案はどれも、深い穴の側壁の奥で層ごとにSiNの居場所を決める点で共通し、そこが難所です。

imecはエアギャップで干渉を減らす試作を終え、CTカットとの組み合わせを目指す

Section titled “imecはエアギャップで干渉を減らす試作を終え、CTカットとの組み合わせを目指す”

セル間干渉への対策として、imecは2025年のIEEE International Memory Workshop（IMW）で、ONO積層の前に穴の側からワード線間の酸化膜を後退させ、エアギャップをワード線に自己整合で入れる手法を発表しました。30nmピッチ（ゲート長15nm、酸化膜15nm）、穴径80nmの試作素子で、エアギャップがある素子は隣のセルの影響によるしきい値電圧の変化が小さく、1,000回の書き込み・消去に耐えました。

このエアギャップは、現時点ではブロック酸化膜の位置で止まっています。imecはCTカットを制御よく作る新技術をサプライヤー各社と開発中で、トラップ層を分断できた段階でエアギャップと組み合わせてzピッチ縮小の課題に対処する計画です1。

よくある質問（FAQ）

Section titled “よくある質問（FAQ）”
電荷トラップ層分断（CTカット）とは何ですか？

3D NANDのメモリホール側壁に連続して成膜されるSiN電荷トラップ層を、縦に並ぶセルごとに切り分ける構造です。imecは、SiNの帯を伝って電荷が移る現象を抑える手段として、エアギャップと並ぶ柱に位置づけて開発しています。

なぜSiN層が上から下までつながっているのですか？

3D NANDは酸化膜とワード線の積層に円柱状の穴をあけ、その側壁に酸化膜・SiN・酸化膜とポリシリコンのチャネルを順に成膜して作ります。側壁に沿って成膜するため、SiNは積層の高さ方向に1本の帯になります。

分断すると何が良くなりますか？

imecによると、セルにためた電荷がSiNの帯を伝って移る経路を断ち、TCADシミュレーションではメモリウィンドウも広がります。中国科学院微電子研究所の論文は、分断構造ではセル間のトラップ層が消えるため、セル間の電荷が引き起こすz方向の干渉の分がなくなると述べています。

どうやって分断するのですか？

提案は複数あります。Cypressの米国特許はワード線を穴の側から後退させた段差でSiNを分けます。imecの欧州特許出願は、酸化膜とゲート層を順に後退させ、犠牲層を目印にしてブロック酸化膜とSiNをゲート層のくぼみにだけ選択成膜します。

量産で使われていますか？

imecは、深く細い穴の側壁で方向性のあるエッチングと成膜が要るため実装は非常に難しいとし、制御よく分断する新技術をサプライヤー各社と開発中だとしています。

エアギャップとはどう関係しますか？

imecはワード線のあいだにエアギャップを入れてセル間干渉を減らす手法を2025年のIMWで発表し、CTカットができた段階でこれと組み合わせる計画です。エアギャップは静電的な干渉を、CTカットはSiNを伝う電荷の移動を受け持ちます。

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出典

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