選択成膜とは
選択成膜とは、下地の表面状態と反応の違いを利用して、膜を載せたい下地の面にだけ膜を成長させ、隣の面の成長を抑える成膜方法です。 膜厚の差を作るのは下地の表面状態の違いで、構成によって追加のリソグラフィとエッチングを減らせますが、選択性が崩れた箇所がそのまま欠陥になります。
選択性は完全ではなく、成膜を続けると載せたくない面にも核ができ、配線間のショートにつながります。どこまで選択性を保てるかが、この方法の難しさです。
選択は、下地ごとの核の立ち遅れの差から生まれる
Section titled “選択は、下地ごとの核の立ち遅れの差から生まれる”選択成膜の基礎は、最初の核ができるまでのサイクル数（核生成遅れ）が下地ごとに違うことです。エレベートソース/ドレインは、絶縁膜上とシリコン上の成長過程の差を利用してソース/ドレイン領域だけに選択的にシリコン膜を成長させ1、その領域を積み上げた構造です。同じガスを同じ時間流しても、絶縁膜の面とシリコンの面で成長量に差が出るので、窓が開いた面だけが厚くなります。
選択成膜の要点は、成膜の1つ前の洗浄にある
Section titled “選択成膜の要点は、成膜の1つ前の洗浄にある”量産レベルのラインでは、この差が装置の構成にも表れています。産総研の先端半導体製造技術コンソーシアムが導入したシリコンゲルマニウム化学気相成長装置は2、シリコン基板の表面が部分的に露出した領域に、高濃度にドープしたN型シリコン膜とP型シリコンゲルマニウム膜を選択成長させる装置です。この装置には、成長膜の下地表面から酸素と炭素を除去して清浄化する専用チャンバが付いています。洗浄装置の主な用途には、n型Siエピ膜とp型SiGeエピ膜の選択成長前の洗浄と、ALDによるHigh-kと仕事関数金属の成長前の洗浄が挙がっています。
選択成膜の要点は、成膜レシピよりも1つ前の洗浄にあります。下地へ酸素と炭素が付いたままだと成長の起点が変わり、窓の内側でも核生成遅れが伸びます。
選択性が崩れると、配線間がショートする
Section titled “選択性が崩れると、配線間がショートする”2013年版のITRS配線章は、選択プロセスが原因の配線間ショートによる歩留り低下3を依然として懸念し、キャップメタルを微細ピッチのCu配線にほぼ完全に成長させることを要求しています。
メタルキャッププロセスは、Cu配線上に選択的にメタルバリアを成長させるもので、Low-k層間絶縁膜とCu配線の間に拡散防止膜を入れる工程を省ける可能性があります4。ただし選択性が不完全なので、移行期にはキャップメタルと拡散防止絶縁膜が共存します。2011年版のITRS配線章は、その時点で選択メタルキャッププロセスを研究段階としています。選択成膜が可能な金属材料にはW、CoWP、NiMoP、CVD Co、CVD Ruが挙げられ、当時すでに製造工程で使われ始めていました。
測るのは膜厚の比、隣の面の核、配線間のリーク
Section titled “測るのは膜厚の比、隣の面の核、配線間のリーク”測る対象は3つです。載せたい面と隣の面の膜厚の比、隣の面へ立った核の個数、そして配線間のリーク電流とショートによる歩留りです。膜厚の比は膜厚測定、核の個数は欠陥検査が受け持ちます。
調整するのは洗浄、核生成ステップ、サイクル数
Section titled “調整するのは洗浄、核生成ステップ、サイクル数”1つ目の調整項目は下地の洗浄です。選択性はメタル間の絶縁膜の前洗浄や後洗浄で向上しますが、コストが増え、洗浄プロセス自体にも選択性の課題があります4。洗浄を強めると選択比が上がる代わりに、工程数と薬液のコストが増え、洗浄の面内ばらつきが新しいばらつきの原因になります。洗浄を弱めるとコストは下がりますが、残渣の分だけ隣の面の核生成遅れが短くなります。
2つ目は核生成ステップです。W-CVDは通常シランによる核生成ステップを用い、これで形成されるSiリッチなWがプラグ内に占める割合が高くなります3。ITRSは、将来の技術世代でコンタクト抵抗が許容範囲を超えて上昇するとしています。核生成層を厚くすると成長の立ち上がりが揃い、代わりにコンタクトプラグの抵抗が上がります。薄くすると抵抗を返す代わりに、立ち上がりがサイクルごとにばらつきます。
3つ目はサイクル数です。ALDは置換吸着が飽和する反応なので、十分な暴露時間があれば表面反応が成長速度を決め、ほぼ完全な表面反応律速の成膜になります5。サイクル数を増やすと膜厚は増えますが、隣の面に核ができる確率も上がります。数サイクルごとに洗浄やエッチングを挟んで選択性を回復させる方法は、膜厚とこの確率を別々に管理する方法です。
工程と断面積を得て、歩留りと洗浄コストを払う
Section titled “工程と断面積を得て、歩留りと洗浄コストを払う”図の構成では追加のリソグラフィとエッチングを省き、その工程に伴う合わせ精度の誤差を減らすことを狙います。CVDによる選択CoキャップがTDDBの劣化と抵抗の増加なしにEM信頼性を30倍改善したという報告があり3、ITRS 2013年版はRC遅延への影響を5パーセント未満に抑えるキャッピングプロセスを要求しています。高品質なALDプロセスの実用化が遅れて2nm以下のバリア厚の要求に追いついていないことも、ITRSは課題に挙げています。選択成膜は、バリアメタルに使っていた断面積を配線に戻す方法の1つです。
副作用は3つです。選択性が崩れると歩留りに直結すること、前後の洗浄の工程数と薬液コストが増えること、前工程の残渣や自然酸化膜など下地の履歴で成膜結果が変わることです。ダマシン法では、この3つが配線層ごとに積み重なります。
SAMで成長させない面を覆う
Section titled “SAMで成長させない面を覆う”SAMを使う選択ALDでは、成長させない面の反応点を分子で覆い、前駆体の吸着と核生成を抑える構成があります6。自己組織化単分子膜の末端基と表面への結合を、材料と反応物へ合わせます。
被覆の欠陥や処理中の分解で不要な核が育つと選択性が失われます。IBMは単分子膜の設計による欠陥低減を研究しています7。抑制が保てる処理回数、核の除去、必要な膜の損失を合わせて評価し、SAMを形成しただけで無制限の選択性が得られるとは扱いません。
よくある質問（FAQ）
Section titled “よくある質問（FAQ）”選択成膜とは何ですか？
下地の表面状態と反応の違いを利用して、載せたい下地の面にだけ膜を成長させ、隣の面の成長量を抑える成膜の作り方です。膜厚の差を作るのは下地の表面終端です。
何が選択を作るのですか？
下地ごとに最初の核が立つまでのサイクル数に差が付くことです。エレベートソース/ドレインは、絶縁膜上とシリコン上の成長過程の差を利用して、ソース/ドレイン領域のみへ選択的にシリコン膜を成長させた構造です。
現場では下地に何をしてから成膜へ入りますか？
下地の酸素と炭素を除去します。選択成長に使うシリコンゲルマニウム化学気相成長装置には、成長膜の下地表面から酸素と炭素を除去して清浄化する専用チャンバが付いています。
選択性が破れると何が起きますか？
配線間のショートです。ITRS 2013年版の配線章は、選択プロセスに起因した配線間ショートによる歩留り低下を依然として懸念しています。
効果はどのくらいの数字で語られていますか？
CVDによる選択CoキャップがTDDBの劣化と抵抗の増大を伴わずにEM信頼性を30倍改善したという報告があります。ITRS 2013年版の配線章は、RC遅延への影響を5パーセント未満へ抑えるキャッピングプロセススキームを要求しています。
選択比を上げるには何を調整しますか？
下地の洗浄です。選択性はメタル間の絶縁膜の前洗浄や後洗浄で向上しますが、コスト増につながり、洗浄プロセス自身も選択性の課題を抱えます。
選択成膜の候補として挙がっている金属は何ですか？
W、CoWP、NiMoP、CVD Co、CVD Ruです。ITRS 2011年版の配線章は、これらをエレクトロマイグレーション耐性を改善する選択成膜が可能な金属材料とし、当時すでに製造工程で使われ始めているとしています。
比較・違いを学ぶ
Section titled “比較・違いを学ぶ”- ALD（原子層堆積）とは── 表面反応律速という共通の仕組みと、下地依存の違い
- 選択比とは── エッチングの選択比と、成長量の比としての選択性
- ステップカバレッジとは── 同じ面へ均一に載せる指標と、面ごとに載せ分ける指標
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- 1SEAJ：半導体製造装置用語集（ウェーハプロセス）seaj.or.jp ↩
- 2産総研 先端半導体製造技術コンソーシアム：導入装置一覧unit.aist.go.jp ↩
- 3JEITA 半導体技術ロードマップ専門委員会：ITRS 2013年版 配線semicon.jeita.or.jp abc
- 4JEITA 半導体技術ロードマップ専門委員会：ITRS 2011年版 配線semicon.jeita.or.jp ab
- 5半導体歴史館（SHMJ）：ALD(原子層成膜)shmj.or.jp ↩
- 6research.ibm.comresearch.ibm.com ↩
- 7IBMは単分子膜の設計による欠陥低減を研究していますresearch.ibm.com ↩