コンフォーマリティとは

← 01THEME 02 パターン形成03 →

コンフォーマリティとは、下地の段差の形に沿って、上面と側壁と底が同じ厚さで覆われている度合いです。 覆う膜では高く、埋める膜ではあえて崩し、空隙を作る膜では低くする、用途によって向きが変わる目標値です。

覆う膜では高いほど良く、埋める膜では高すぎると中央に縫い目が残ります。そのため、数値だけで良し悪しを判断すると誤解につながります。

完全にコンフォーマルに積むと、埋めた中央に縫い目が残る

コンフォーマリティはステップカバレッジと並べて使われます。ステップカバレッジは基板の表面にある微細な段差に成膜したときの膜の被覆状態で¹、段差被覆性とも呼ばれます。ホールや配線にメタルをシームレスかつボイドレスで埋め込むには、核成長膜のコンフォーマリティやカバレッジが非常に重要です²。現場ではどちらも、上面に対して側壁と底がどれだけ同じ厚さで付いたかを指します。アスペクト比は、溝や孔の縦横比のことです。

両側の壁に同じ厚さの膜が育てば、2枚の膜は溝の中央で出会います。タングステンのCVDプロセスはコンフォーマリティが非常に高く³、タングステンで埋めたTSVでは中心部のシーム状ボイドが断面の特徴になります。完全にコンフォーマルに積むほど、中央の縫い目は避けにくくなります。覆うには有利な性質が、埋めるときには不利になります。

そのため、膜の用途ごとに求める向きを変えます。微細コンタクトを均一に作るにはトランジスタのサイドウォールに挟まれた隙間をボイドなく埋める必要があり、通常の方法とコンフォーマルな成膜を組み合わせることが、微細ピッチを低コストで埋める方法です。埋める用途では、コンフォーマルな成膜は手順の一部になり、流す手やボトムアップの手と組み合わせます。

同じ形の構造でも求める向きが逆になる

同じ形の構造でも、膜の用途によって求めるコンフォーマリティの向きが変わります。覆う膜では上面・側壁・底を同じ厚さで覆い、埋める膜では両側の壁が中央で出会って縫い目が残り、エアギャップでは被覆の低さを空隙の形に利用します。

ALDは表面反応が自分で止まるので、深い構造まで同じ厚さで覆える

測るのは膜厚の比と面内のばらつきです。ALDは高アスペクト比の構造に形状に沿って成膜でき⁴、3次元構造を作れます。オックスフォード・インストゥルメンツは自社装置の概要として、最大200mmウェハまで、標準的な均一性±2%以内、高アスペクト比構造での優れたステップカバレッジ、高コンフォーマルなコーティング、低いピンホールとパーティクル、核生成の遅れの抑制を挙げています。

ALDでは、原料ガスが表面反応で1層を形成すると成長が止まる自己停止機能によって⁵、1層ずつ成膜できます。サムコは、CVDやスパッタなどと比べて原子層オーダーの膜厚制御性と段差被覆性に優れるとしています。

下限は膜厚と深さで決まる

バリアメタルの厚さが5nm以下になると、その薄膜をコンフォーマルに成膜するのは非常に難しく、その場合は絶縁膜側にバリア性を持たせる方法があります。22nm世代以降の技術として、低抵抗で薄いバリアにCoやRuの適用が検討されています。Ruは従来のバリアより低抵抗で、CVDやALDで薄くコンフォーマルに成膜できます。

CVDは、アスペクト比の大きい狭いTSV構造の埋め込みに使われ、直径3μmまでのTSVについて報告があります。TSVを埋めるには比較的厚いタングステン層が必要なので、ブランケットのタングステンを膜厚500nm程度まで、剥離を避けて部分的にエッチバックします。タングステンのCVD膜は膜ストレスが大きいため、主に小径に使われます。

温度を下げると被覆が悪くなり、上げると熱予算を超える

成膜温度が低い条件では、コンフォーマルに付けることがより難しくなります。一方、DRAMのメモリデバイスを作ったあとのTSVプロセスでは、デバイスウェーハを守るため200℃以下が必要とされます。温度を上げれば被覆は良くなり、下げれば熱予算を守れます。

両方を満たすために、原料を変える方法が検討されています。サイドウォールスペーサ用のSiN膜はSiH2Cl2とNH3系のLPCVDで主に作られてきましたが、SiN中の水素濃度を下げるためのSiCl4ソースガスや、低温化のための有機原料の採用が報告されています。Si2Cl6ソースガスやALDプロセスの採用で、水素濃度の低減と低温化の両方を狙う試みもあります。

成膜方法を替えると、被覆と引き換えに密着・コスト・生産性が動く

TSVのバリア膜では、PVDはコンフォーマルな成膜やアスペクト比の点で制限が大きい一方、密着性、膜のバリア特性、運用コストの低さで好まれています。PVD技術の改善でカバレッジの良いイオン化PVDのバリア膜が量産ラインで使われていますが、微細化でPVDのカバレッジ不足が目立ってくるため、PVDがどこまで改善されるかでCVDやALDへの移行時期が決まります。ローカル配線とコンタクトの埋め込みでは、CVDのタングステンで高アスペクトホールをシームレスに埋めるために、ALDのタングステン核成長層が必要とされています。

ALDは複数のガスを繰り返し供給するので成膜に時間がかかり、生産性に課題がありました。KOKUSAI ELECTRICは、一度に数十枚以上に成膜するバッチ技術と組み合わせて、難しい薄膜形成と高い生産性を両立しています¹。200層以上の深孔を持つ3D-NANDでも、ステップカバレッジに優れたトリートメントを提供しているとしています。

膜を厚くすれば連続し、薄くすれば開口が残る

イオン化PVDやCVDによる成膜は、将来のデュアルダマシン構造の側壁への被覆性の要求に応えるため改良が続いており⁶、ITRS 2011年版はイオン化PVDが14nm世代まで使われると見通しています。一方、これらのPVD成膜はデュアルダマシンの溝の上部を狭めるので、銅の電気めっきによる埋め込みに限界があります。厚くすれば膜の連続性が得られ、薄くすれば開口の幅が保てます。

Ti/TiNのバリア膜は、膜厚の要求と高い抵抗率のため、コンタクトプラグの抵抗を高くする最大の要因になっています。ALDのTi/TiNを使うとコンタクトホール上部のピンチオフをなくせて、タングステンの埋め込み性能の向上が期待できます。

コンフォーマルな膜は、下地の凹凸と反応ガスの影響も持ち込む

コンフォーマルな膜は、下地の凹凸も同じように写します。TSVのライナー層は、理想的にはBoschエッチングでできたSi側壁のスキャロップを平坦にしてほしいのですが、スキャロップの上にコンフォーマルに積むと、後の工程から見てかえって扱いにくい表面形状になることがあります。形に沿うという性質は、直したい形にも沿ってしまいます。

CVD法やALD法は反応ガスを使うので、膜そのものの抵抗が高いこと、Low-k材へのダメージ、配線信頼性への影響も考える必要があります。ALDバリアメタルを使うときの最大の問題はポーラスLow-k材への反応ガスの染み込みで、ALD成膜の前に、エッチングで露出したLow-k材の側壁を改質することが必須になります。被覆を良くする代わりに、改質の工程が増えます。

被覆を下げてエアギャップを作ると、平坦化が要る

エアギャップは埋め込み性の悪い絶縁膜の成膜で作られ、ギャップの形は成膜のコンフォーマリティとメタル配線のアスペクト比と配線間スペース幅で決まります。エアギャップは狭い配線間スペースにできる一方、絶縁膜は広い領域にも成膜されるので、パターンの疎密で層間絶縁膜の総厚が変わり、平坦化工程が必要になります。測る対象は同じ膜厚比でも、合格の向きは膜の仕事ごとに決まります。

よくある質問（FAQ）

コンフォーマリティとは何ですか？

下地の段差の形に沿って、上面と側壁と底が同じ厚さで覆われている度合いです。ステップカバレッジは、基板の表面にある微細な段差へ成膜したときの膜の被覆状態を指し、段差被覆性とも呼ばれます。

コンフォーマリティとステップカバレッジは違いますか？

業界の資料では並んで使われます。ホールや配線にメタルをシームレスかつボイドレスで埋め込むには、核成長膜のコンフォーマリティやカバレッジが極めて重要な要素になる、と二つの言葉を並べて書かれます。

コンフォーマリティは高いほど良いのですか？

膜の用途によって向きが変わります。タングステンのCVDプロセスはコンフォーマリティが非常に高く、タングステンで埋めたTSVでは中心部のシーム状ボイドが断面の特徴になります。両側の壁が同じ厚さで育つと、中央で出会った線が残ります。

ALDがコンフォーマリティで有利なのはなぜですか？

反応が表面で止まるからです。原料ガスが表面反応で1層を形成すると成長が止まる自己停止機能により、1層ごとの形成を繰り返すLayer by layerの成膜ができます。サムコは、CVDやスパッタなど他の成膜技術と比べて原子層オーダーの膜厚制御性と段差被覆性に優位性があるとしています。

成膜温度を下げると被覆はどうなりますか？

難しくなります。成膜温度が低い条件ではコンフォーマルに付けることがより難しくなる一方、DRAMのメモリデバイスを作ったあとのTSVプロセスでは、デバイスウェーハを守るため200℃以下が必要とされています。温度は下げたいのに、下げると被覆が悪くなります。

コンフォーマリティをわざと下げることはありますか？

あります。エアギャップは埋め込み性の悪い絶縁膜の成膜で作られ、ギャップの形は成膜のコンフォーマリティとメタル配線のアスペクト比と配線間スペース幅で決まります。その代わり、パターンの疎密で層間絶縁膜の総厚に差が出るので、平坦化工程が必要です。

ALDに切り替えると何が悪化しますか？

時間と抵抗と染み込みです。ALDは複数のガスをサイクリックに供給するため成膜に時間がかかり、生産性に課題がありました。CVD法やALD法は反応ガスを使うため膜そのものの抵抗が高く、ALDバリアメタルの最大の問題はポーラスLow-k材へ反応ガスが染み込むことです。

比較・違いを学ぶ

ステップカバレッジとは── 上面に対する側壁と底の膜厚比という測り方
流動性CVDとは── 埋めるためにコンフォーマリティを崩す成膜方法
ALD（原子層堆積）とは── 自己停止反応で被覆を揃える成膜方式

出典

6件を表示

1
KOKUSAI ELECTRICの強みkokusai-electric.com a b
2
SEAJ：半導体製造装置技術ロードマップ「ウェーハプロセス」2012年版seaj.or.jp ↩
3
JEITA 半導体技術ロードマップ専門委員会：ITRS 2013年版配線日本語版semicon.jeita.or.jp ↩
4
オックスフォード・インストゥルメンツ：ALD（原子層堆積）plasma.oxinst.jp ↩
5
サムコ：ALD装置samco.co.jp ↩
6
JEITA 半導体技術ロードマップ専門委員会：ITRS 2011年版配線日本語版semicon.jeita.or.jp ↩