HBMの熱、GPU上に積むと2.5Dの約2倍imec試算、対策を重ねて70.8°Cまで
GPUの真上にHBMを積む3D構成は、熱の面では対策を全部重ねてやっと2.5Dに並ぶ。imecが2025年12月のIEDMで発表したシミュレーションでは、同じ冷却条件で2.5D構成のピーク温度が69.1°Cなのに対し、対策なしの3D構成は141.7°Cに達した1。積み方の変更、GPU周波数の半減、両面冷却などを重ねると70.8°Cまで下がる。この70.8°Cは、周波数の半減と両面冷却で条件を変えた後の値だ。つまり、3Dを選ぶ設計者は、2.5Dと同じ温度に収めるために、構造と運用の両方で代償を払う。
2.5Dとの違いは、冷却面とGPUの間にDRAMが挟まることだ。imecのモデルは、ハイブリッド接合したDRAMダイ12枚からなるHBMスタック4個をGPUの上にマイクロバンプで載せ、冷却はHBMの上から行う1。GPUの熱は、DRAM12枚とその接合面を通らないと冷却器に届かない。imecは、局所の電力密度と縦方向の熱抵抗が上がることを原因に挙げ、この比較を根拠に技術側とシステム側の対策を重ねた。
3D積層の利点は帯域と密度、代わりに熱の逃げ道が狭くなる
Section titled “3D積層の利点は帯域と密度、代わりに熱の逃げ道が狭くなる”回路を上下に積むと、プロセッサとメモリの距離が縮む。imecは3D集積の利点として、プロセッサとメモリの経路を短くしてメモリウォールを崩すこと、面積あたりの機能を増やすこと、異なるプロセスのダイを組み合わせること2を挙げる。HBM-on-GPUについては、現在の2.5D構成ではシリコンインターポーザ上で1〜2個のGPUの周りにHBMを並べるのに対し、3D構成では1パッケージに4個のGPUを載せ、GPUあたりのメモリ量とGPU・メモリ間の帯域も大きく増やせる1と説明する。
同じ利点が熱の上限になる。TSMCの研究者らによる2025年のレビューは3、3D集積が電力密度を上げ、熱の逃げ道を狭めると述べ、その原因として熱伝導率の低い層間絶縁膜と複雑な界面を挙げる。HBMは帯域を稼ぐためにDRAMを縦に積んだメモリなので、GPUの上に置くと、その積層がそのまま熱の通り道になる。
141.7°Cを生むのは、GPUの熱がDRAM積層を通る経路
Section titled “141.7°Cを生むのは、GPUの熱がDRAM積層を通る経路”2.5Dでは、GPUとHBMがインターポーザ上で横に並び、それぞれの上面から蓋（lid）と冷却器へ熱が抜ける。3Dでは、GPUの熱はHBMのDRAM積層、マイクロバンプ層、ハイブリッド接合の界面を順に通ってから蓋に届く。界面を1つ通るごとに熱抵抗が足し算で増える。
この順に重ねると、積み方の変更で計約34°C、周波数で約21°C、両面冷却で約17°C下がる
Section titled “この順に重ねると、積み方の変更で計約34°C、周波数で約21°C、両面冷却で約17°C下がる”imecの発表資料の図は、6つの対策を順に重ねたときのピーク温度1を示している。下の表の「下がった幅」は、前の対策に重ねたときの追加分で、重ねる順序が変われば配分も変わる。分類の列は筆者の整理だ。
| 重ねた対策 | 分類 | ピーク温度 | 下がった幅 |
|---|---|---|---|
| 対策なしの3D | なし | 141.7°C | なし |
| HBMのベースダイを外す | 積み方 | 138.0°C | 3.7°C |
| HBMの積層をまとめる | 積み方 | 120.4°C | 17.6°C |
| 最上段のダイを薄くする | 積み方 | 120.0°C | 0.4°C |
| GPU周波数を半分にする | 運用 | 99.2°C | 20.8°C |
| thermal siliconを最適化する | 積み方 | 87.4°C | 11.8°C |
| 両面から冷やす | パッケージ | 70.8°C | 16.6°C |
表の上から順に重ねると、HBMとシリコンの積み方を変える4つの対策で計33.5°C、周波数の半減で20.8°C、両面冷却で16.6°C下がる。どれか1つで足りる対策はない。表の中で最も大きく効いた周波数の半減も、ピーク温度を120°Cから100°C未満へ下げるだけだ。imecのJames Myers氏は、これをメモリ動作の重要な目標を満たす水準1と説明している。
周波数の半減は性能で支払う対策で、AI学習のステップが28%遅くなる。それでも3D構成はパッケージ面積あたりの処理量で2.5Dを上回るとimecは主張する。この損得は周波数を下げたときの性能と面積あたり処理量の比較で数字を追っている。
合否は最高温度だけでなく、温度勾配と電気的な劣化でも決まる
Section titled “合否は最高温度だけでなく、温度勾配と電気的な劣化でも決まる”ピーク温度を70.8°Cまで下げても、3DICの熱の問題が片付いたことにはならない。Cadenceは、積層では界面を通るたびに熱抵抗が積み上がり、冷却器から遠いダイほど冷えにくく、接合層を挟むダイ間の界面が熱の詰まる場所になる4と説明する。チップレットごとに電力状態が違うと急な温度勾配ができ、応力と信頼性の問題を起こす。Synopsysも、3DICの設計課題として熱の伝わり方、エレクトロマイグレーション、応力とひずみ、熱膨張5を挙げる。
| 経路 | 何が起きるか | 出典 |
|---|---|---|
| 縦方向の熱抵抗 | 界面を通るたびに熱抵抗が積み上がる。層間絶縁膜は熱を通しにくい | Cadence、Natureレビュー |
| 冷却器から遠いダイ | 冷却器から遠いダイほど熱抵抗が高く、発熱箇所になりやすい | Cadence |
| 発熱の集中 | ロジック、メモリ、アクセラレータを積むと面積あたりの電力が増える | Cadence |
| 熱機械応力 | 急な温度勾配と熱膨張の差がひずみを生み、接合部の信頼性を下げる | Cadence、Synopsys |
| 温度による電気的な劣化 | 温度がエレクトロマイグレーションと経年劣化を進める | Cadence、Synopsys |
そのため検証では、温度と応力と電気をまとめて見る。SynopsysのRedHawk-SC Electrothermalは、電源、信号、熱、構造の健全性をまとめて検証する6マルチダイ向けのツールだ。
熱の検討は、アーキテクチャを決める段階から始まる
Section titled “熱の検討は、アーキテクチャを決める段階から始まる”Cadenceは、3DICの熱管理がアーキテクチャを定義する段階で始まり、分割を決める前に積層の成立性、電力の配分、許容できる温度の範囲を評価する4と説明する。この早い見積もりが、ブロック配置、電源網の形、材料やパッケージの選択を左右するという。
後段で見つかる熱の想定外は、直す費用が最も大きいとCadenceは述べる。imecの6つの対策を変える対象ごとに分けた整理は、3DICの熱対策を変える対象ごとに分けた解説で扱う。
対策は、下げたい場所で選ぶ
Section titled “対策は、下げたい場所で選ぶ”熱を逃がす経路を太くする対策と、発熱そのものを減らす対策がある。Cadenceによれば、TSVやマイクロバンプは材料と密度によって熱の通り道にもなり、高熱伝導のシリコンや接合層の改良は積層の縦方向の熱抵抗を下げる4。TIMは厚さや塗布範囲のわずかな差でダイ間の温度が大きく変わる。冷却は、中程度の電力なら空冷で足り、AIやHPCでは直接液冷やベーパーチャンバーが要ることが多い。高発熱ブロックの置き方も、熱の逃げ方を決める。
imecの事例では、両面冷却がピーク温度を16.6°C下げ、周波数の半減は発熱そのものを減らして20.8°C下げた。周波数の半減は、学習を28%遅くする代償を伴う。
工程側では、薄化・接合・反り・テストが熱の前提を動かす
Section titled “工程側では、薄化・接合・反り・テストが熱の前提を動かす”設計で見積もったピーク温度は、工程の結果で前提が変わる。ダイを薄くすると熱の経路と機械強度が同時に変わり、仮接合・剥離とウェーハ薄化の条件が効く。ハイブリッド接合は端子の密度で有利だが、熱履歴、平坦度、清浄度、位置合わせの要求が厳しい。温度勾配と材料差が生む反りは、ハイブリッド接合の歩留まりと信頼性で扱う不良の原因になる。熱と機械の不良は接合直後、部分実装後、最終テスト、システムレベルテストのどこで見つかるかがずれるので、テストと選別の段階と合わせて設計する。
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- 2imec：3D集積の利点（技術ページ）imec-int.com ↩
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- 4Cadence：3DICの熱管理、発熱箇所・材料・冷却とアーキテクチャ段階からの検討（2025年12月）community.cadence.com abc
- 5Synopsys：3DIC技術と設計課題（用語解説）synopsys.com ↩
- 6Synopsys：RedHawk-SC Electrothermalの製品説明synopsys.com ↩