ウェーハ・ツー・ウェーハ接合とは

THEME 06 後工程・パッケージ · 3D積層の製造Wafer-to-Wafer Bonding

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ウェーハ・ツー・ウェーハ接合とは、2 枚のウェーハの表面を向かい合わせ、面ごと貼り合わせる方式です。 ウェーハ全面の結線が一度に作られます。結線をどこまで細かくできるかは、2枚をどれだけずれなく、どれだけ平らな面で合わせられるかで決まり、imecは許されるずれをピッチの約4分の1としています。全面を一度に貼れる代わりに、片方のウェーハの不良がもう片方の良品を無駄にします。

チップどうしをつなぐには、これまで小さなはんだバンプを並べてきました。はんだバンプのピッチは10 μmあたりで限界に達する見込みで、結線の密度もそこで止まります。そのため、ウェーハの面どうしを貼り合わせる方式が使われ始めています。

金属どうしと誘電体どうしを、同じ面で同時に貼る

接合面の断面

どちらの面もSiCNの中にCuパッドが並び、Cuは誘電体の面より数nm低く仕上げます。400 nmピッチでは、上下のパッドのずれを100 nm未満に収める必要があります。数千万の結線が一度に形成されます。

ハイブリッド接合では、CuとSiCNの面どうしを貼り合わせ¹、金属どうしと誘電体どうしが同じ面で同時に接合されます。両方のウェーハの表面にはCuのパッドとSiCNの誘電体が平らに並んでおり、向かい合わせて押し当てると誘電体どうしが先に付きます。imecの構成では、250℃の接合後アニールで高い接合強度が得られます。imecは、この方式が機能するダイどうしの結線密度を上げ、効率の良い接続を可能にする3D集積技術として注目されているとしています。

接合の誘電体には従来主にSiO2が使われてきましたが、imecはSiCNのほうが接合強度とピッチの縮小に優れるとし²、小さいピッチではSiCNを選んでいます。パッドの形にも選択があり、imecは小さいピッチでは上下で大きさを変えたCuパッドのほうが、同じ大きさのパッドより絶縁破壊の強度が高い¹ことを確かめています。

ピッチは1 µmから250 nmまで縮み、許される位置ずれもピッチの4分の1で縮む

ピッチと位置合わせ誤差

許される位置ずれは、おおむねピッチの4分の1の直線に沿って縮みます。1 µmピッチの接合で195 nm（3σ）だった合わせに対し、400 nmでは100 nm未満、200 nmでは50 nmが求められます。

imecはIEDM 2023で、400 nmピッチのウェーハ接合を高い歩留まりで実証しました²。量産のウェーハ接合で使われてきた約1 µmと比べると、2倍以上細かいピッチです。その後、300 nmピッチの接合では位置合わせ誤差が25 nm未満となり、VLSI 2025では250 nmピッチが示されました²。

1 µmピッチの水準では、CEA-LetiがEV Groupの装置で300 mmウェーハどうしのダイレクトハイブリッド接合を行い、位置合わせ精度が全体で195nm（3σ）以内、平均は15nm未満³だったとしています。

ピッチを縮めると、許されるずれもおおむね同じ割合で縮みます。imecによれば、接合の位置合わせ誤差は150 nm未満で、400 nmピッチの量産歩留まりには100 nm未満が必要とされています。imecは一般に、接合の位置合わせ精度はピッチの4分の1に相当し、200 nmピッチなら50 nmになるとしています²。

歩留まりを左右するのは、合わせ、接合前の表面、小ピッチでの接合強度

imecは、この方式の主な落とし穴として、Cuどうしの位置合わせ精度、接合前のウェーハの清浄さとトポロジー、小さいピッチでの誘電体とCuパッドの接合強度¹を挙げています。400 nmピッチの高い歩留まりには、ウェーハ表面のトポロジー制御の改善を含む複数の工程改善がつながりました。

表面について、imecによれば、Cuパッドは誘電体の面より数ナノメートル低く、かつ均一に仕上げます。この凹みの深さが場所によってばらつくと、接触の条件も場所によって変わります。面を平らにする工程はCMPで、ウェーハ全面で数nmの均一性を保つことがこの方式の前提になります。

貼り合わせの瞬間にも、ずれの源があります。imecはシミュレーションで、2枚が密着するときに走る接合の波が均一には広がらない²ことを見つけ、これがウェーハの変形の原因になっていると考えています。接合後の界面は超音波顕微鏡で調べられ、CEA-LetiとEV Groupは、ベーク後の検査で1〜4 µmピッチの範囲で接合界面に欠陥がない³ことを確かめたとしています。未接合部は接合ボイドとして残ります。

開発を引っぱるのは、メモリをロジックの上に積む需要

imecは、Cu/SiCN接合技術の開発がメモリをロジックの上に積む需要によって進んでいるとしています。ロジックとメモリの間の帯域が、システムの性能を左右するためです。imecによれば、ロジックの上にロジック、メモリの上にメモリを積む組み合わせも可能になります。結線が密になるほど、層の間でやり取りできるデータ量が増え、層の間の距離が短い分、消費電力も下がります。

ウェーハどうしを貼る工程は、裏面電源供給の製造にも入っています。imecによれば、1枚目のウェーハの表面をキャリアウェーハに貼り、裏面を薄くしてから、n-TSVのパターン形成、金属の埋め込み、裏面配線を行います¹。接合のあとには、TSVを作るためのウェーハ薄化や裏面の金属パターン形成など、後工程がますます増えているとしています²。

ウェーハ単位は一度に貼れて安いが、片方の不良がもう片方の良品を無駄にする

良品と不良の組み合わさり方

ウェーハごと貼ると、上下どちらかの不良と重なった良品は使えなくなります。ダイ単位なら下の良品の位置にだけ良品を積めますが、1個ずつ置くぶん時間がかかります。

ウェーハ単位で貼れば全面を一度に接合でき、コストが下がります。その代わり、貼り合わせる2枚のチップ寸法が揃っている必要があり、片方の歩留まりが低いと、もう片方の良品も不良品と組み合わされて無駄になります。ダイ単位なら良品だけを選んで貼れますが、1個ずつ配置するため時間がかかり、位置合わせの精度も下がります。

選び方の軸は、結線密度と歩留まりのどちらを優先するかです。位置合わせの精度ではウェーハ単位が勝り、上下のダイの良品率が高く寸法を揃えられる組み合わせほど、その利点を失わずに済みます。

よくある質問（FAQ）

ウェーハ・ツー・ウェーハ接合とは何ですか？

2枚のウェーハの表面を向かい合わせ、面ごと貼り合わせる方式です。ウェーハ全面の結線が一度に作られます。

ハイブリッド接合とは何ですか？

金属どうしと誘電体どうしを同じ面で同時に貼る方式です。imecはCuとSiCNを組み合わせた構成を示しています。

どこまで細かく結べますか？

imecはIEDM 2023で結線ピッチ400 nmを高い歩留まりで実証し、その後300 nm、VLSI 2025では250 nmを示しました。量産の接合で使われてきたのは約1 µmのピッチです。

なぜ SiCN を使いますか？

imecによれば、従来はSiO2が主に使われていましたが、SiCNのほうが接合強度とピッチの縮小に向くため、小さいピッチではSiCNが誘電体として選ばれます。

合わせの誤差はどのくらいですか？

imecによれば、接合の位置合わせ誤差は150 nm未満で、400 nmピッチの量産歩留まりには100 nm未満が必要とされています。imecは一般に位置合わせ精度がピッチの約4分の1に相当するとし、200 nmピッチなら50 nmになります。

加熱は要りますか？

必要です。imecの構成では、250℃の接合後アニールで高い接合強度が得られます。

ダイ単位の接合との差は何ですか？

対象の単位です。ウェーハ単位なら一度に全面を貼れますが、貼る2枚のチップ寸法が揃っている必要があり、片方の不良がもう片方の良品を無駄にします。

比較・違いを学ぶ

ハイブリッドボンドピッチとは── どこまで細かく結べるかの指標
接合オーバーレイとは── 位置合わせ誤差と必要な精度
Cuパッドディッシングとは── 表面の仕上げで許容される凹み
ダイ・ツー・ウェーハ接合とは── 良品だけを選んで貼る方式

出典

3件を表示

1
imec：Wafer-to-wafer hybrid bonding: pushing the boundaries to 400nm interconnect pitch（2024年2月）imec-int.com a b c d
2
imec：A path to high-density front and backside wafer connectivityimec-int.com a b c d e f
3
EV Group：Leti demonstrates world’s first 300-mm wafer-to-wafer direct hybrid bonding with 1-micron pitch on EV Group systemevgroup.com a b