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III-V on Si ヘテロ集積とは

III-V on Si ヘテロ集積とは、インジウムやガリウムを含むIII-Vの半導体を、シリコンのチップの上へ組み合わせる集積です。 光る材料と集積の土台を分けます。シリコンは集積と量産で他に代えがたい材料ですが、間接遷移のため電流を光へ変える効率が低く、レーザーの材料に向きません。

光るのはIII-V、集積と量産はSiが受け持つ

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役割の分担
光る材料と、集積の土台を分けますIII-V(光る)直接遷移で効率よく光りますSi(集める)大口径で安く作れます2 つを 1 枚のチップへ組み合わせます格子定数が異なるため、貼るか、溝の中で育てます
Si は間接遷移なので、光を放つ効率が低い材料です。効率よく光る III-V を持ち込み、集積と量産に強い Si の土台へ載せる形になります。

III-Vの半導体は直接遷移なので、電流をそのまま光へ変えられ、レーザーや光増幅器の材料として広く使われます。Siは光を放つ効率が低いかわりに、300 mmのウェーハで安く作れ、CMOSの設備をそのまま使えます。2つを1枚のチップへ組み合わせれば、光る働きと集積の利点を同時に得られます。imecも、III-Vレーザーをプラットフォームの部品に挙げています1。

格子の差が欠陥を生み、効率と寿命を削る

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2 つのつなぎ方
格子の差が、欠陥の源になりますそのまま積む界面に欠陥が並びます貼り合わせる結晶を合わせる工程が消えますIII-V の結晶Si の結晶界面の欠陥
III-V と Si は原子の並びの間隔が異なります。そのまま積むと界面に欠陥が並ぶため、薄い層を挟んで貼るか、細い溝の中で育てる手が取られます。

SiとIII-Vでは原子の並びの間隔が異なるため、そのまま積むと界面でずれが溜まり、欠陥が結晶の中へ伸びます。欠陥は電流を光へ変える経路を奪い、素子の効率を落とします。動かすうちに欠陥が増えるので、寿命も縮みます。

対策は2通りです。薄い接着層を挟んで貼り、結晶を合わせる工程を消すか、細い溝の中で育てて欠陥を底へ閉じ込めるかです。

imecの3つの手段は、貼る2つと育てる1つ

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imecは、ウェーハ規模のフリップチップ接合、マイクロトランスファープリンティング、電気励起のナノリッジレーザーの3つを挙げています1。

フリップチップ接合は、別に作ったレーザーを裏返して基板へ載せます。マイクロトランスファープリンティングは、薄く剥がした素子をスタンプのように写します。ナノリッジはSiのウェーハ上で直接育てるので工程へ取り込めますが、結晶の質を作り込む負担が増えます。

載せた素子は、数百nmのずれが損失になる

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載せた素子とSiの導波路は、光が移るだけの精度で並んでいる必要があり、数百 nmのずれがそのまま損失になります。光を移す構造そのものもこの寸法で、SiNテーパの高さは400 nm、幅は標準の710 nmから先端の130 nmへ細ります2。1310 nmでのエバネッセント結合器は、大半が0.5 dB未満の挿入損失でした2。うまく合えば、損失は小さく抑えられます。

貼る手は載せる時間を、育てる手は欠陥の抑え込みを払う

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貼る手なら良品だけを選べて歩留まりが読め、格子を合わせる工程も消えます。そのかわり1個ずつ載せる時間がかかり、位置合わせの精度が損失を左右します。育てる手なら一度に作れて工程へ取り込めるものの、欠陥の抑え込みを工程の中で解くことになります。どちらも、費用と歩留まりの置き場所が異なるだけです。

III-V on Si ヘテロ集積とは何ですか?

インジウムやガリウムを含むIII-Vの半導体を、シリコンのチップの上へ組み合わせる集積です。光る材料と、集積の土台を分けます。

なぜ 2 つの材料を使いますか?

III-Vは直接遷移で効率よく光り、Siは大口径で安く作れます。得意なことが異なるため、組み合わせます。

何が難しいのですか?

原子の並びの間隔が異なることです。そのまま積むと界面に欠陥が並び、素子の寿命と効率が落ちます。

どんな手がありますか?

imecは、ウェーハ規模のフリップチップ接合、マイクロトランスファープリンティング、電気励起のナノリッジレーザーの3つを挙げています。

貼る手の利点は何ですか?

別々に作った結晶を接着層で貼るため、格子を合わせる工程が消えます。良品だけを選んで載せられます。

育てる手の利点は何ですか?

Siのウェーハ上で一度に作れるため、1個ずつ載せる工程が消えます。枚数が増えても時間が伸びにくくなります。

光以外でも使いますか?

使います。高速や高周波の素子でも、Siと異なる材料を同じチップへ載せる同じ考え方が使われます。

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