ムーアの法則とは

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ムーアの法則とは、大規模集積回路のトランジスタ数がおよそ18か月ごとに倍になるという経験則です。 観測された傾向であり、経験と観測に基づく目安です¹。

倍になる対象はトランジスタの数だけです。動作速度、価格性能比、体感される性能は別の話で、数が増えることで何が得られるかは世代ごとに違います。

全員が同じ速度を前提にしたので、予測が自らを実現した

それでも半世紀にわたって語られ続けたのは、この経験則が目標として機能したためです。装置メーカーは次の世代の露光装置を、材料メーカーは次の世代のレジストを、設計側は次の世代のトランジスタ数を前提に計画を立てました。全員が同じ速度を前提にしたため、その速度で進む力が働きました。

経験則が目標として働いた

およそ18か月ごとに倍という傾向は、装置・材料・設計の各社が同じ速度を前提に計画したことで実現されてきました。平面で詰める道の難度が上がるにつれ、積む・つなぐ方向が併走しています。

倍増の期間は1年から2年へ書き直され、資料ごとに割れている

ゴードン・ムーアがこの予測を書いたのは、1965年4月19日発行の業界誌Electronicsに載った「Cramming More Components onto Integrated Circuits（集積回路により多くの部品を詰め込む）」という記事です²。予測の中身は、最先端のチップに載せられる部品の数が、これから10年のあいだおよそ1年ごとに倍になる、というものでした。

10年後の1975年、ムーア自身がこの速さを2年ごとへ書き直しました。インテルは現在、ムーアの法則を「集積回路上のトランジスタ数が2年ごとに倍になり、そのあいだ費用の増加は小さいままである」という観測としています³。

期間の数字は、1965年の原論文が1年、インテルが2年、東京エレクトロンの用語集が18か月です。倍増までの月数は資料ごとに書き直されてきた一方で、トランジスタ数が桁で伸び続けるという観測は、60年たっても残っています。

この法則に従えば1975年の最先端チップは65,000個のトランジスタを載せられるはずのところ、その年に出た新しいメモリチップの実際の数は65,536個でした²。10年先の見通しとして、ずれは1%の内側に収まった計算です。チップに詰め込めるトランジスタの数は、1960年代の数十個から今日の数百億個まで増えました⁴。60年で9桁前後の伸びです。

予測は2度、速さを書き直された

倍増までの期間は、1965年の1年から1975年の2年へムーア自身の手で書き直され、いまも公式資料ごとに18か月と2年で割れています。

実務の目標は、世代ごとのPPAC4項目に置き換わった

IEEE（米国電気電子学会）が公開する国際ロードマップIRDS（International Roadmap for Devices and Systems、デバイス・システム国際ロードマップ）は、More Moore章の2024 Updateで⁵、2〜3年ごとの世代交代で次の4項目を同時に満たすことを目標にしています。頭文字をとってPPACと呼ばれる4項目です。

性能（Performance） ── 電源電圧を下げた条件で、動作周波数を10%超だけ上げる
電力（Power） ── 同じ性能を出しながら、スイッチ1回あたりのエネルギーを20%超だけ下げる
面積（Area） ── チップの占める面積を30%超だけ小さくする
費用（Cost） ── ウェーハ1枚あたりの費用の増加を30%未満に抑え、縮小したダイの費用を15%下げる

「トランジスタ数を倍にする」という目的は、実務ではこの4つの数値へ置き換わっています。同じ章は、同じ数のトランジスタに対して1世代ごとに15%超の費用削減が要るともしています。

費用が4項目に入っていることには理由があります。インテルの説明にも「費用の増加は小さいまま」という条件が付いています。同じ面積のシリコンからより多くのトランジスタが取れれば、トランジスタ1個あたりの費用が下がります。ムーアの記事が業界の計画表として使われ続けたのは、性能の話であると同時に費用の話だったためです。

数と速度は別々に動きます。IRDSは、寄生する容量や抵抗（parasitics）が増え、ゲートを駆動できる電圧の余裕が縮むため、動作周波数の伸びは今後ゆるやかにとどまると見込んでいます。世代あたりの目標が「10%超の向上」という控えめな置き方なのも、この見通しに対応しています。

「3nm」の数字と実際の寸法の対応は、メーカーごとに別々

世代の名前に使われる「5nm」「3nm」といったプロセスノードの数字と、チップの中の実際の寸法との対応は、メーカーごとに別々です。IRDSは、ノード名の付け方についてファウンドリとIDM（設計から製造まで自社で持つデバイスメーカー）のあいだの業界共通の合意はこれからだとしていて⁵、ロードマップに載せた数字は技術の到達点の目安だと断っています。

そこでIRDSは、名前のかわりにGxxMxx/Txという書き方を使います。

G ── 接触ゲートの繰り返し間隔（contacted gate pitch）。ゲートが何nmおきに並ぶか。
M ── いちばん詰まった配線の繰り返し間隔（tightest metal pitch）。配線が何nmおきに並ぶか。
T ── 縦に積み重ねる段（tier）の数。

G◯◯M◯◯/T◯は、ゲート間隔◯◯nm、配線間隔◯◯nm、段数◯と読みます。面積あたりにどれだけ入るかは、gates/mm2（1平方ミリあたりのゲート数）という単位で書きます。世代間でトランジスタの数を比べるとき、ロードマップが根拠に使う数字は、この密度と2つの間隔、段数です。

物理チャネル長は12nm付近で頭打ちになる見込み

IRDSは、電流が流れる道の長さ（物理チャネル長）が12nm付近で頭打ちになると見込んでいます。理由は2つで、道が短くなるほどゲートからチャネルへの電気的な制御が弱まること、そしてゲート間隔を詰めるほどコンタクトを作る幅が先に限界へ来て、寄生成分が増えることです。

縮める道が高くつき、つなぐ道と積む道が併走している

寸法を縮める道は、世代を追うごとに費用と難度が上がってきました。EUVは波長13.5nmを使うために反射光学系と真空を要求し、1世代のために装置の構成ごと入れ替える規模になっています。

そこで、平面で詰めるほかの道が併走しています。System LSIは、複数の個別ICの機能とIP（知的財産）コアを1チップへ統合して、完全なシステムとして機能させるLSIです⁶。シリコンインターポーザは、樹脂系のインターポーザと違って、フリップチップ実装で熱膨張係数が安定します。

チップを小さくするかわりに、複数のチップを短い配線でつなぐか、縦へ積みます。先進パッケージングやHBMが担っているのはこの方向です。トランジスタ数を増やすという目的は同じで、増やし方が平面から立体へ広がっています。

IRDSは、平面の設計ルールを詰める余地が2031年ごろに頭打ちになり、そこからNMOSとPMOSを上下に重ねるCFET（Complementary FET、相補型FET）へ移り、2035年以降は論理回路の上に論理回路を重ねる3D VLSI（三次元の大規模集積）が要ると見込んでいます。同じ章が難所を書き分ける区切りは、近期が2024〜2029年、長期が2029〜2039年です。

ASMLも同じ向きを示しています。平面方向の縮小の歩みが遅くなるにつれ、チップメーカーは特殊な材料、先進パッケージング技術、より複雑な3D構造のトランジスタに頼る度合いを強めています⁴。

目的は同じ、増やし方が平面から立体へ

寸法を縮める道は費用と難度が上がり続けています。そこで、複数のチップを短い配線でつなぐ道と、縦へ積む道が併走しています。増やす対象は、どちらの道でもトランジスタの数です。

よくある質問（FAQ）

ムーアの法則とは何ですか？

大規模集積回路のトランジスタ数がおよそ18か月ごとに倍になるという経験則（a rule of thumb）です。

物理法則ですか？

経験則です。観測から導かれた傾向であり、経験と観測に基づく目安です。

なぜ長く成り立ったのですか？

目標として共有されたためです。装置、材料、設計の各社がこの速度を前提に投資と開発の計画を立てたため、傾向をなぞる形で実際の進歩が起きました。予測が自らを実現する構図です。

何を倍にする話ですか？

トランジスタの数です。動作速度や性能は別の指標で、数が増えることで得られる性能の伸びは世代によって変わります。

微細化はまだ続きますか？

寸法を縮める道は難度が上がり続けています。露光の波長を短くするEUVのように、1世代のために光学系ごと入れ替える規模の投資が要るようになりました。

微細化以外の道はありますか？

あります。複数のICの機能とIPコアを1チップへ統合するSystem LSIや、フリップチップ実装で熱膨張係数が安定するシリコンインターポーザです。平面で詰めるかわりに、積む・つなぐ方向で密度を上げる道です。

「18か月ごと」と「2年ごと」のどちらが正しいのですか？

期間の数字は資料ごとに違います。東京エレクトロンの用語集は18か月、インテルは2年としています。1965年の原論文はおよそ1年ごとで、1975年にムーア自身が2年ごとへ書き直しました。

最初の予測はいつ、どこに載りましたか？

1965年4月19日発行の業界誌Electronicsに載った「Cramming More Components onto Integrated Circuits」という記事です。最先端のチップに載せられる部品の数が、これから10年のあいだおよそ1年ごとに倍になる、という予測でした。

その予測はどれくらい当たったのですか？

この法則に従えば1975年の最先端チップは65,000個のトランジスタを載せられるはずで、その年に出た新しいメモリチップの実際の数は65,536個でした。10年先の見通しとして、ずれは1%の内側に収まった計算です。

「3nm」はチップの中のどこかの長さですか？

チップの中の実際の寸法との対応はメーカーごとに別々で、IRDSはノード名の付け方についてファウンドリとIDMのあいだの業界共通の合意はこれからだとしています。ロードマップは、接触ゲートの繰り返し間隔（G）と最も詰まった配線の繰り返し間隔（M）をnmで、積み重ねる段の数（T）を段数で書き分け、密度は1平方ミリあたりのゲート数（gates/mm2）で表します。

数が倍になれば速度も倍になりますか？

数と速度は別々に動きます。IRDSは、寄生する容量や抵抗が増え、ゲートを駆動できる電圧の余裕が縮むため、動作周波数の伸びは今後ゆるやかにとどまると見込んでいます。世代あたりの目標も、動作周波数は10%超の向上という置き方です。

いまの業界は何を目標にしているのですか？

IRDSは、2〜3年ごとの世代交代で4項目を同時に満たすことを目標にしています。電源電圧を下げた条件で動作周波数を10%超だけ上げ、同じ性能でスイッチ1回あたりのエネルギーを20%超だけ下げ、チップの占める面積を30%超だけ小さくし、ウェーハ1枚あたりの費用の増加を30%未満に抑えつつ、縮小したダイの費用を15%下げる、という4項目です。

比較・違いを学ぶ

半導体製造工程の全体像── 工程と装置の全体像

出典

6件を表示

1
東京エレクトロン：用語集 Moore’s Law / MOSFETtel.com ↩
2
インテル：ヒストリー Moore’s Lawintel.com a b
3
インテル：Moore’s Lawintel.com ↩
4
ASML：Moore’s Lawasml.com a b
5
IEEE IRDS：More Moore 2024 Updateirds.ieee.org a b
6
東京エレクトロン：用語集 System LSI / Silicon Interposertel.com ↩