短チャネル効果とは
短チャネル効果とは、MOSFETのチャネル長が短くなることで静電特性に現れる諸現象の総称です。 寸法を縮めれば速くなる関係は、ある長さより短くすると崩れ、素子の性能はかえって劣化します。原因は、ゲートがチャネルの電位を制御する力が、ドレインに比べて相対的に弱くなることです。
ドレインが空乏層を取り合い、ゲートの取り分が減る
Section titled “ドレインが空乏層を取り合い、ゲートの取り分が減る”チャネル領域の空乏層は、ゲート、ソース、ドレインが取り合うとみることができ、この2次元的な取り合いをチャージシェアリングと呼びます1。長チャネルではゲート直下の空乏層がほとんどゲート制御によるものですが、短チャネルではドレインからの空乏層が広がり、ゲートが制御できる大きさが相対的に減ります。
この1つの原因から、しきい値電圧の低下、DIBL、サブスレショルド係数の劣化、基板バイアス係数の劣化という4つの現象が出ます。ドレインからの空乏層が大きく広がると、ソースとドレインのあいだのMOS界面より深い領域にリーク電流の経路ができます。この現象がパンチスルーで、サブスレショルド係数が劣化する主な原因です。
基板濃度を上げると、しきい値・ばらつき・移動度の3つを払う
Section titled “基板濃度を上げると、しきい値・ばらつき・移動度の3つを払う”最初の対策は、活性領域の表面にドーピングして基板濃度を高め、空乏層幅を短くする方法です。欠点は3つあり、すべてのチャネル長でしきい値電圧が上がること、チャネルの不純物濃度が高いとしきい値のばらつきが大きくなること、イオン化不純物散乱でキャリア移動度が下がることです。
そこで、表面から少し離れた領域の濃度を高くするレトログレードプロファイルが使われます。表面の濃度を低く保てるのでしきい値電圧が上がりすぎず、空乏層の伸びは高濃度領域で止まります。
縦方向ではなく横方向に濃度分布を作る方法がヘイロー注入です。ゲートを加工した後に斜め方向からイオン注入し、チャネル表面より奥のソース・ドレイン接合付近に局所的な高濃度領域を作ります。短チャネルになるほどこの領域同士が重なって実効的なチャネル濃度が高くなるので、適切に設計すればしきい値電圧の低下（Vthロールオフ）を補償できます。
接合を浅くすると抵抗が、絶縁膜を薄くするとリークが上がる
Section titled “接合を浅くすると抵抗が、絶縁膜を薄くするとリークが上がる”ソース・ドレインのPN接合が深いと、ゲートの制御が届かない位置でドレインから空乏層が伸びます。そのため先端CMOSでは接合を浅く作ります。ただし拡散領域全体を浅くすると抵抗が上がるので、スペーサの下にエクステンションと呼ぶ浅い接合を作り、スペーサの外側には深い接合を作ります。
ゲート絶縁膜の容量を上げる方法には別の限界があります。膜厚が1〜2nmになるとSiO2のトンネルリーク電流が増えるので、膜厚のほかに誘電率を上げる方法がとられるようになりました。窒素を加えたSiONを経て、現在はHfO2などのhigh-k膜が使われます。ポリシリコンゲートでは、ゲート絶縁膜の容量にポリシリコンの空乏層容量が直列に入ります。この問題は、high-k技術とともに採用されたメタルゲート技術で解消されました。
100nmより短いと、プレーナ型では抑えにくく、ゲートで囲む形になる
Section titled “100nmより短いと、プレーナ型では抑えにくく、ゲートで囲む形になる”電子情報通信学会の知識ベースは、ゲート長が100nmより短くなった現在、短チャネル効果を抑えることを微細化技術の最重要課題としています1。チャネル長が100nmより短くなると、プレーナ型のバルクMOSFETでは短チャネル効果を抑えにくく、一般にしきい値電圧が高くサブスレショルド係数が大きい特性になります。そこで、SOI基板のシリコン層を薄くして全体を空乏化させる完全空乏型SOI、基板側にもゲートを設けたダブルゲート、フィン状に加工して3面を囲むトライゲート、ナノワイヤを全面で囲むゲートオールアラウンドが使われます。
完全空乏型SOIは、チャネルドーピングを省いたまま短チャネル効果を抑え、サブスレショルド係数も小さくなります。同じ知識ベースは、微細化が進むほど顕在化する諸問題のなかで短チャネル効果を最も深刻な障害とし、そこからマルチゲートMOSFETの必要性を説いています2。FinFETからGAAへ進んだ流れは、同じ問題に対して囲む面を1面ずつ増やしてきた歴史です。
抑え方ごとに、負担のかかる場所が違う
Section titled “抑え方ごとに、負担のかかる場所が違う”短チャネル効果を抑えると、ゲート長を縮めてもオフリーク電流と特性が安定します。代わりに、濃度で抑えれば移動度とばらつき、接合で抑えれば拡散領域の抵抗、容量で抑えればゲートリーク電流、構造で抑えれば工程数に負担がかかります。プロセス担当は、世代ごとにこの4方向の組み合わせを考え直します。
よくある質問（FAQ）
Section titled “よくある質問（FAQ）”短チャネル効果とは何ですか？
MOSFETのチャネル長が短くなることで静電特性に現れる諸現象の総称です。電子情報通信学会の知識ベースは、ゲート長が100nmより短くなった現在、これを抑えることが微細化技術の最重要課題だとしています。
どんな現象が入りますか？
しきい値電圧の低下、DIBL、サブスレショルド係数の劣化、基板バイアス係数の劣化の4つです。
なぜしきい値電圧が下がるのですか？
チャージシェアリングです。チャネル領域の空乏層をゲート、ソース、ドレインが取り合い、短チャネルではドレインからの空乏層が広がってゲートの取り分が相対的に減るためです。
パンチスルーとは何ですか？
ドレインからの空乏層が大きく広がり、ソースとドレインのあいだのMOS界面より深い領域にリーク電流の経路ができる現象です。サブスレショルド係数が劣化する主な原因です。
ヘイローインプラントは何をしますか？
ゲートを加工した後に斜め方向からイオン注入し、チャネル表面より奥のソース・ドレイン接合付近に局所的な高濃度領域を作る方法です。ポケット注入とも呼び、ドレインからの空乏層の伸びを抑えます。
チャネル濃度を上げる方法の欠点は何ですか？
3つあります。すべてのチャネル長でしきい値電圧が上がること、しきい値のばらつきが大きくなること、イオン化不純物散乱でキャリアの移動度が下がることです。
ゲート絶縁膜を薄くする手の限界は何ですか？
膜厚が1〜2nmになるとSiO2のトンネルリーク電流が増えるので、膜厚のほかに誘電率を上げる方法がとられるようになりました。SiONを経て、現在はHfO2などのhigh-k絶縁膜が使われます。
構造で解く手はありますか？
あります。SOI基板のシリコン層を薄くして全体を空乏化させる完全空乏型SOI、基板側にもゲートを設けたダブルゲート、フィン状に加工して3面を囲むトライゲート、ナノワイヤを全面で囲むゲートオールアラウンドです。
比較・違いを学ぶ
Section titled “比較・違いを学ぶ”- DIBL（ドレイン誘起障壁低下）とは── この総称に含まれる代表的な1現象
- GAA（ゲートオールアラウンド）とは── 構造で抑える方法の到達点
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- 1電子情報通信学会：小林正治「知識ベース S2群1編3章 微細デバイスの諸問題」ieice-hbkb.org ab
- 2電子情報通信学会：鈴木英一ほか「知識ベース S2群1編4章 微細化限界を打破する新デバイス」ieice-hbkb.org ↩
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