サブスレッショルドスイングとは

THEME 03 トランジスタ形成 · 集積の作り込みSubthreshold Swing

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サブスレッショルドスイングとは、サブスレッショルド領域でドレイン電流を1桁変えるのに必要なゲート電圧です。 サブスレショルド領域の電流立ち上がり係数とも呼び、 $S = 2.3(kT/q)(1 + C_\mathrm{dm}/C_\mathrm{ox})$ ¹ で表されます。

オフ電流を一定に保ったまましきい値電圧を下げられる幅はこの傾きで決まるため、電源電圧を下げるほど傾きが重要になります。

温度の項は動かせず、改善できるのは容量の比だけ

Sを決める容量の比

電流を1桁動かすのに要るゲート電圧が、サブスレショルド係数です。ゲート絶縁膜容量と空乏層容量の比で決まり、基板濃度を上げると空乏層容量が増えて傾きがなだらかになります。

式の $C_\mathrm{dm}$ は空乏層容量、 $C_\mathrm{ox}$ は単位面積あたりのゲート絶縁膜容量です。前半の $2.3(kT/q)$ は温度だけで定まる項で、室温ではおよそ60mV/桁です。構造を変えてもここは同じ値のままで、改善の余地は後半だけです。

後半の括弧は、ゲート電圧がどれだけチャネル表面のポテンシャルへ伝わるかを表す量です。ゲート絶縁膜容量が空乏層容量に対して大きいほど、ゲートの電圧がそのままチャネルへ届き、括弧は1へ近づきます。

短チャネル効果の対策で基板濃度を上げると、傾きも移動度も悪化する

基板濃度を上げると空乏層容量が相対的に大きくなり、サブスレッショルド係数が大きくなります。短チャネル効果を抑えるためにチャネル濃度を上げると、この傾きが悪くなります。チャネルの高不純物濃度化はイオン化不純物散乱によるキャリアの移動度劣化にもつながるため、不純物濃度を上げる方法では傾きと移動度の両方が悪化します。

チャネルが短くなること自体でも劣化します。主な原因はパンチスルーで、ドレインからの空乏層が大きく広がり、ソースとドレインのあいだのMOS界面より深い領域にリーク電流の経路ができます。サブスレッショルド領域でのゲートによる電位の制御が弱くなり、DIBLによる低電圧側へのずれと同時に、傾きもなだらかになります。

ゲートで囲む面を増やすと、空乏層容量が減る

ゲートの囲み方とCdm

プレーナ、FDSOI、FinFET、GAAの順に、ゲートがチャネルを囲む面が増え、空乏層に対するゲートの取り分が増えます。FDSOIがチャネルドーピングなしで短チャネル効果を抑えられるのも、同じ理由です。

式の後半を小さくする方向は2つです。high-k膜でゲート絶縁膜容量を大きくする手と、空乏層容量を小さくする手です。

SOI基板のシリコン層を薄くしてシリコン全体を空乏化させる完全空乏型SOI MOSFETは、チャネルにドーピングしないまま短チャネル効果を抑えられ、サブスレッショルド係数も小さいので、低消費電力動作に向いています。空乏層の厚さをシリコン膜厚で一定に保つ方法です。

ゲート制御性をさらに高めるために、基板側にもゲートを設けたダブルゲート、フィン状に加工して3面を囲むトライゲート、ナノワイヤを全面囲むゲートオールアラウンドが使われます。マルチゲート化²はこの系統の解です。囲む面が増えるほど、同じチャネルに対してゲートが持つ容量の取り分が増えます。

傾きが、電源電圧をどこまで下げられるかを決める

傾きがなだらかなら、同じオフ電流のためにしきい値電圧を高く取る必要が出て、そのぶん駆動電流が減ります。チャネル長が100nmより短くなると、プレーナ型のバルクMOSFETでは短チャネル効果を抑えにくく、一般にしきい値電圧が高くサブスレッショルド係数が大きい特性になります。そこで低電源電圧化に向けて、チャネル構造を工夫する方法がとられます。FinFET以降の構造の変更は、この傾きを取り戻すためのものでもあります。

傾きを急にすれば、同じオフ電流のまましきい値電圧を下げられ、電源電圧も下げられます。代わりに、high-k膜で改善すればゲートリーク電流と界面の作り込みが、構造で改善すればSOI基板の費用やチャネルリリースのような工程が負担になります。設計担当は、この傾きから電源電圧の下限を見積もります。

よくある質問（FAQ）

サブスレッショルドスイングとは何ですか？

サブスレッショルド領域で、ドレイン電流を1桁動かすのに要るゲート電圧です。サブスレショルド領域の電流立ち上がり係数とも呼び、S = 2.3(kT/q)(1 + Cdm/Cox) で表されます。

式の中の記号は何ですか？

kTはボルツマン定数と絶対温度の積、qは電気素量、Cdmは空乏層容量、Coxは単位面積あたりのゲート絶縁膜容量です。前半が温度で決まる項、後半が構造で決まる項です。

なぜ基板濃度を上げると悪くなりますか？

基板濃度を上げると空乏層容量Cdmが相対的に大きくなり、サブスレッショルド係数が大きくなります。短チャネル効果を抑えるための濃度上げが、傾きを悪くします。

短チャネルでも劣化しますか？

します。ドレインからの空乏層が大きく広がり、ソースとドレインのあいだのMOS界面より深い領域にリーク電流の経路ができるパンチスルーが主な原因で、ゲートによる電位の制御が弱くなります。

傾きが悪いと何が困りますか？

同じオフ電流に抑えるために、しきい値電圧を高く取る必要が出ます。しきい値電圧が高いと、同じ電源電圧で得られる駆動電流が減り、電源電圧を下げにくくなります。

改善する手は何ですか？

式の後半を小さくします。Coxを大きくする手がhigh-k膜、Cdmを小さくする手が完全空乏型SOIやマルチゲート構造です。

FDSOIはなぜ有利なのですか？

完全空乏型SOI MOSFETは、チャネルにドーピングしないまま短チャネル効果を抑えられ、サブスレッショルド係数も小さいので、低消費電力動作に向いています。

比較・違いを学ぶ

しきい値電圧とは── 傾きではなく、電流が立ち上がる位置を表す値
DIBL（ドレイン誘起障壁低下）とは── 同じ特性に同時に現れるずれ

出典

2件を表示

1
電子情報通信学会：知識ベース S2群1編3章微細デバイスの諸問題ieice-hbkb.org ↩
2
電子情報通信学会：知識ベース S2群1編4章微細化限界を打破する新デバイスieice-hbkb.org ↩