CFET（相補型FET）とは

THEME 08 デバイスと回路 · 次世代アーキテクチャComplementary FET

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CFET（Complementary FET、相補型FET）とは、n型FETとp型FETを上下に積み重ねる3次元構造です。 横に並べていた2つを縦に重ね、トランジスタ1つひとつの寸法はそのままに、置き方を変えて面積を稼ぎます。

そのかわり、2層分を掘る加工、上下の絶縁、下のトランジスタへの配線、上下の性能整合という4つの難所を抱えます。

微細化を、横方向の寸法縮小から縦方向の集積へ切り替える

CMOS回路は、n型FETとp型FETの組で成り立っています。プレーナ型からGAAに至るまで、CMOS構造は常に平面上へn型FETとp型FETを横並びに配置する2次元構造を前提としてきました¹。CFETはここで発想を変え、微細化を横方向の寸法縮小から縦方向への集積へ転換します。

n型FETとp型FETを縦方向に積層すると、同じ面積で理論的には2倍の素子密度を実現でき、内部配線長も短縮されて配線抵抗と寄生容量が低減します。横に並べていたときは2つの間をつなぐ配線が必ず横に走っていましたが、積めばその距離が縮みます。面積と配線の両方が同時に良くなるため、スイッチの切り替え速度と消費電力の双方を左右します。微細化の利得を、寸法を縮めずに取りにいけるというのがこの構造の主張です。

設計の側には、標準セルの高さとして反映されます。imecは、CFETが先進的な配線技術と組み合わさることで、性能を落とさずに標準セルのトラック高さを5Tから4T、さらにそれ以下へ下げられるとしています²。

横方向の配置をやめて、縦に積みます

横に並べていたときは、2つのFETの間隔がそのままセルの高さに乗っていました。積めばその分が消えます。かわりに、下のトランジスタへどう手を伸ばすかという新しい問題が生まれます。

積むと、加工・絶縁・配線・性能整合の4つが難所になる

1つ目は加工です。これまでは1層分の深さを加工すれば十分でしたが、CFETでは上下に2層分のFET構造を作る必要があります。ただ深く垂直に掘るだけでなく、上下で異なる深さや高さをナノメートルの精度で制御する加工が必要です。

2つ目はMDI（Middle Dielectric Isolation、中間絶縁層）です。上下に積んだn型とp型の間のリークを防ぎ、電気的干渉を抑える層です。上下のFET構造の間にMDIとする領域だけ選択的に空隙を作る工程と、その空隙に絶縁材料を隙間なく均一に充填する工程を組み合わせて実現します。

3つ目は3次元の配線です。高さの異なる上下2つのFETを電気的につなぐため、限られた領域でのレイアウト設計、MDIとの干渉を避ける工夫、垂直方向の寸法の精密な制御が要ります。

4つ目は上下FETの性能整合です。CMOSではn型とp型が同等の性能を発揮する必要がありますが、材料固有の特性差があります。従来のプレーナ型CMOSではn型を小さめ、p型を大きめに作ることでバランスを取ってきました。CFETでは上下に積層するため、この寸法調整による整合性確保が難しくなります。

下側コンタクトを裏面から作ると、上側の生存率が11%から79%に上がる

下のトランジスタにも電源と信号をつなぐ必要があります。上と同じようにウェーハの表面から掘り下げると、その通り道は上のトランジスタのすぐ脇を通ります。

imecはVLSI 2024で、ゲート長18nm・ゲートピッチ60nm・n/p間の垂直分離50nmでCFETを集積し、共通ゲートのnFETとpFETで電気的機能を実証したと報告しました。上下のコンタクトはいずれも表側からつながっています。そのうえで同社は、下側コンタクトの形成をウェーハ裏面へ移す実現可能性を示し、それによって上側デバイスの生存率が11%から79%へ改善したとしています²。

表から取れば10個に1個しか生き残らず、裏から取れば10個に8個が生存します。上下に積む構造は、裏面から電源を取る技術と組み合わさって初めて実用になるという関係が、この数字に出ています。ただし同社は、裏面化が工程の追加を伴うことも述べています。

一括で作るモノリシックが産業化に近く、貼り合わせるシークエンシャルは材料を選べる

1つの基板からn型とp型の2層構造を一括形成するのがモノリシックCFET、1枚目の基板に下層FETを作ってから2枚目を貼り合わせて上層を作るのがシークエンシャルCFETです。産総研は、現状では量産性の観点からモノリシックのほうが産業化に近く、シークエンシャルにはシリコン以外の新しい半導体材料を導入しやすいという別のメリットがあるとしています。

装置メーカーの見方も同じ方向です。Lam Researchは、モノリシックが性能とコストで優れる一方で極端に高いアスペクト比のエッチングを必要とすること³、シークエンシャルはチャネル材料の自由度が高い一方できわめて正確なnFET-pFETの位置合わせが必要で、熱バジェットも懸念になることを挙げています。

産総研は、CFETが2030年代初頭ごろの量産化を目指して研究開発が進められており、2026年時点では依然として研究開発および先行実証の段階にあるとしています。

一度に掘るか、2枚目を貼るか。難所が入れ替わります

1枚の基板から一括で作る道と、2枚目を貼り合わせる道があります。掘る深さが難所になるか、重ね方と熱が難所になるかが入れ替わり、材料の自由度は貼り合わせる側にあります。

2D材料チャネルのように材料でチャネルを薄くする道と、CFETのように構造で稼ぐ道は両立します。積んだトランジスタのチャネルに何を使うかは別の選択なので、両方が同時に進んでいます。

よくある質問（FAQ）

CFETとは何ですか？

n型FETとp型FETを上下に積み重ねる3次元構造です。プレーナ型からGAAFETに至るまでCMOSは常にn型とp型を横並びに配置する2次元構造を前提としてきましたが、CFETはそこで発想を転換しました。

何が良くなるのですか？

n型とp型を縦方向に積層すると、同じ面積で理論的には2倍の素子密度を実現でき、内部配線長が短縮されて配線抵抗と寄生容量が下がります。その結果としてスイッチの切り替え速度が上がり、回路レベルでの消費電力低減が期待されます。

設計にはどう影響しますか？

標準セルの高さに影響します。imecは、CFETが先進的な配線技術と組み合わさることで、性能を落とさずに標準セルのトラック高さを5Tから4T以下へ下げられるとしています。

何が難しいのですか？

4つあります。2層分の深さを掘る高アスペクト比加工、上下を電気的に分離する中間絶縁層MDIの形成、上下のFETを3次元的につなぐ配線技術、そして上下FETの性能整合です。

性能整合はなぜ難しいのですか？

寸法で調整できなくなるためです。従来のプレーナ型CMOSではn型を小さめ、p型を大きめに作ることでバランスを取ってきましたが、CFETでは上下に積層するため寸法調整による整合性確保が難しくなります。

なぜ裏面から配線を取るのですか？

上のトランジスタを傷めずに下へ届かせるためです。imecは、下側コンタクトの形成をウェーハ裏面へ移すことで上側デバイスの生存率が11%から79%へ大きく改善したとしています。

いつごろ実用化されますか？

比較・違いを学ぶ

GAA（ゲートオールアラウンド）とは── 横に並べたまま性能を立て直す側

出典

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1
産業技術総合研究所：CFET（相補型電界効果トランジスタ）とは？産総研マガジンaist.go.jp ↩
2
imec：functional monolithic CFET devices with stacked bottom and top contactsimec-int.com a b
3
Lam Research：Understanding CFETsnewsroom.lamresearch.com ↩
4
imec puts complementary FET (CFET) on the logic technology roadmapimec-int.com