シリコン量子ビットとは
シリコン量子ビットとは、シリコンの中に電子を1個ずつ閉じ込める微小な領域（量子ドット）を作り、その電子のスピンを情報の担い手として使うものです。 既存のCMOS工程の延長で作れる点が特徴です。
素子の構造は、CMOSトランジスタとほぼ同じ
Section titled “素子の構造は、CMOSトランジスタとほぼ同じ”量子計算の担い手にはいくつかの方式があり、その中でシリコン量子ビットが注目される理由は作り方にあります。スピン量子ビット素子は、標準的なCMOSトランジスタに酷似した構造をしています1。imecは、これを300mmの産業用製造ラインで製造しています。
量子ドットは、ゲートに電圧をかけてシリコンの中に電位の谷を作り、そこへ電子を閉じ込めたものです。この「ゲートで電位を操る」という考え方はMOSFETとまったく同じで、差は大量の電子を流すかわりに1個を捕まえておく点だけです。
CMOS互換に抜けていたのは描き方で、EUVがそこを埋めた
Section titled “CMOS互換に抜けていたのは描き方で、EUVがそこを埋めた”CMOS互換という言葉には、長らく描き方が抜けていました。研究では電子ビーム描画が使われてきました。CMOS互換の手法で、設計の自由度が高く、量子ドット間の小さなピッチも作れますが、書き込みが遅く、300mmウェーハ全面を描くには現実的な工程時間を超えます2。素子の構造はCMOSでも、作る手段は研究用の描画装置のままでした。歩留まりを語れるのは、1枚のウェーハを丸ごと作れる段になってからです。
imecはIEDM 2025で初めて、単一露光の0.33NA EUVリソグラフィでオーバラップゲート構造の3層のゲートをパターニングして見せました2。オーバラップゲート構造とは、3層のゲートを重ねてほぼ自己整合的に配置し、電子を分離して閉じ込める構成です。
難しかったのは寸法です。ゲート層は両方向ゲートピッチ40nmでパターニングされ、imecはこうした「型破りな」ゲート構造をEUVで描いたのは初めてとしています2。古典CMOS向けのEUVリソグラフィは、ほとんどが一方向のパターンを対象にしているためです。続いて22nmのコンタクトホールを、ゲートに対する重ね合わせ精度2.5nm未満（平均+3σ、両方向）で形成し、M1とM2の2層を約50nmのメタルピッチでパターニングしました2。
室温で数え、極低温で質を測る
Section titled “室温で数え、極低温で質を測る”量子ビットとしての動作には極低温が要ります。しかし、素子に電気が通って動くかどうかは室温で測れます。EUVを使った成果として、最初の測定でウェーハ全域にわたる室温歩留まり90%が得られ、BEOL（配線層）の機能も専用のテスト構造で測られました2。imecは、EUVの単一露光を使うことが、複雑なマルチパターニングを避けることでコスト低減にも寄与するとしています2。
歩留まりをウェーハ単位で語るのは、研究室の試作から製造へ話が移ったしるしです。この報告は、歩留まりという尺度が量子デバイスへ適用され始めた段階を示しています。
質の側は、温度を下げてから測ります。Si/SiO2ベースのMOSゲートスタックとpoly-Siゲートの作り込みにより、電荷ノイズ0.6µeV/√Hz（1Hz）が実証されました2。imecは、公開当時のfab互換プラットフォームで最も低い値で、繰り返し再現できたとしています2。忠実度は、量子ビットの準備と測定の操作で99.9%を超える値が再現的に達成され、状態を制御し量子もつれを作る1量子ビット・2量子ビットのゲート操作では一貫して99%を超えました2。
99%は、量子誤り訂正が収束するか発散するかの境目
Section titled “99%は、量子誤り訂正が収束するか発散するかの境目”99%という数字は、その出どころが大事です。imecは、これらの値が量子誤り訂正の収束と発散を切り分ける水準だ2と明言しています。量子誤り訂正が「収束する」（誤りが正味で減る）か「発散する」（訂正の過程で入る誤りのほうが多くなる）かは、この水準を境に入れ替わります。
閾値の手前と向こうでは、意味がまったく違います。向こう側にあれば、量子ビットを増やすほど計算は正確になっていきます。手前にとどまれば、増やすほど誤りが積み上がります。だから量子ビットの品質は、連続的な良し悪しよりも、1本の線をまたいだかどうかで語られます。
改善の余地もあります。imecは、これらの素子で忠実度を制限している主因が残留する29Siであり2、シリコン層を28Siでさらに同位体濃縮すれば一層高い忠実度を達成できるとしています。
次の壁は配線
Section titled “次の壁は配線”imecは、いま使われているオーバラップゲート構造の適用範囲が、将来必要になる大規模な量子ドットアレイの手前で止まるとしています2。配線のボトルネックが立ちはだかるためです。1個の量子ドットを操るのに複数のゲートが要り、そのゲートすべてに配線が要ります。ドットを増やせば外へ引き出す線がその分だけ増え、素子が小さくなっても、線の数はドットの数に比例したままです。
量子ビットの数を増やす競争は、量子の問題である前に配線の問題になります。半導体の歴史で何度も繰り返されてきた形が、ここでも現れています。
関連するデータ・ツール
Section titled “関連するデータ・ツール”- デバイス製品開発の工程ページ── 工程分類と、この工程の公開求人
- 露光の工程ページ── EUVで描く側
- 装置カタログDB ── 公式製品ページ単位のメーカーと製品family
よくある質問（FAQ）
Section titled “よくある質問（FAQ）”シリコン量子ビットとは何ですか？
シリコンの中に電子を1個ずつ閉じ込める微小な領域（量子ドット）を作り、その電子のスピンを情報の担い手として使うものです。スピン量子ビット素子は、標準CMOSトランジスタに酷似した構造をしています。
なぜシリコンなのですか？
製造の資産をそのまま使えるためです。imecはスピン量子ビットを自社の300mm産業用製造ラインで製造しています。
これまで何が課題だったのですか？
描き方です。電子ビーム描画はCMOS互換で、設計の自由度と小さなドット間ピッチを得られる一方、書き込みが遅く、300mmウェーハ全面を描くには現実的な工程時間を超えます。
何が変わったのですか？
imecはIEDM 2025で、オーバラップゲート構造の3層のゲートを単一露光の0.33NA EUVリソグラフィでパターニングして見せました。ゲート層は両方向ゲートピッチ40nmで、古典CMOS向けのEUVが一方向パターン中心であることから、この種のゲート構造をEUVで描いたのは初めてとされています。
室温で何がわかるのですか？
素子に電気が通って動くかがわかります。最初の測定でウェーハ全域にわたる室温歩留まり90%が得られ、BEOLの機能もテスト構造で測られました。
品質はどのくらいですか？
電荷ノイズは1Hzで0.6µeV/√Hzが実証され、公開当時のfab互換プラットフォームで最も低い値とされています。忠実度は量子ビットの準備と測定で99.9%超、1量子ビットおよび2量子ビットのゲート操作で一貫して99%超が示されています。
99%という値に意味はありますか？
あります。これらの値は量子誤り訂正が収束するか発散するかを分ける水準で、閾値としての意味を持つ数字です。
比較・違いを学ぶ
Section titled “比較・違いを学ぶ”- MOSFETとは── ゲートで電位を操るという同じ発想