2D材料チャネルとは
2D材料チャネルとは、原子が数層だけ積み重なった厚みの材料でチャネルを作る構造です。 シリコンを薄く削るかわりに、もともと層状の材料をそのまま使い、薄さと整った面内を両立させます。
ただし、チャネルを原子1層まで薄くしても、背の高いソース・ドレイン電極が横にあれば、その電界が短チャネル効果を起こします。薄くする相手は、チャネルとコンタクトの両方です。
チャネルが薄いほど、どの位置もゲートの近くにある
Section titled “チャネルが薄いほど、どの位置もゲートの近くにある”FinFETとGAAは、ゲートがチャネルに触れる面を増やして支配力を引き上げてきました。同じ目的を果たすもう1つの道が、チャネルそのものを薄くすることです。
チャネルが厚いと、ゲートから遠い部分ほどソースとドレインの電界に引きずられ、ゲートを閉じてもそこから電流が漏れます。チャネルが十分に薄ければどの位置もゲートの近くにあり、全体がゲートの支配下に入ります。
シリコンは削ると乱れ、層状材料は薄くても整っている
Section titled “シリコンは削ると乱れ、層状材料は薄くても整っている”シリコンを数nmまで削ると、表面の乱れが電子の移動を強く妨げ、流せる電流が落ちます。
層状の材料では、層の中は強く結合し、層と層は弱く結びついています。そのため1層や数層まで薄くしても面内の並びは整ったまま保てます。薄さと整った面内を同時に取れる点が、この材料を候補にしています。
背の高い電極が、もう1つのゲートとして働く
Section titled “背の高い電極が、もう1つのゲートとして働く”ソースとドレインの電極には高さがあり、そこから出たフリンジ電界がチャネルへ回り込みます。単層MoS2トランジスタの研究は1、この電界がゲートとは別にチャネルを支配する構造をcontact gatingと呼び、既存の2D FETで短チャネル効果が残る主要因に位置づけました。電極がもう1つのゲートとして働くので、ゲートで閉じても隣の電極が開ける方向へ電界をかけ、電流は漏れ続けます。チャネルを薄くして得た利点が、周りの構造で打ち消されます。
この構造の負担はほかに2つあります。ソース・ドレインとゲートが重なる領域のHigh-k膜が寄生容量を生み、その重なりがビアの形成を難しくして面積効率を下げます。薄さの利点を受け取るには、チャネルの周りの構造まで作り直す必要があります。
コンタクトを0.3nmまで薄くすると、短くしてもSSは25%未満の悪化で済む
Section titled “コンタクトを0.3nmまで薄くすると、短くしてもSSは25%未満の悪化で済む”対策はコンタクト側を薄くすることです。同じ研究は、厚さ0.3nmの単層グラフェンをコンタクト延長部に使った超微細ダブルゲートMoS2 FETを作り、極薄コンタクト延長部の最初の実験実証と位置づけています。設計則は、ソース・ドレイン金属の高さを下げ、スペーサの誘電率を下げることです。
チャネル長20nm、ダブルゲート、合成EOT 0.75nmの素子で測られた値は次のとおりです。
| 項目 | 値 | 条件 |
|---|---|---|
| SS（サブスレッショルドスイング） | 97 mV/dec | チャネル長220nmでは75 mV/dec |
| DIBL | 30 mV/V | しきい値はほぼ0 V |
| オン電流 Ion | 460 μA/μm | VDS = 1 V |
| 最大相互コンダクタンス gm | 206 μS/μm | VDS = 1 V |
チャネル長を220nmから20nmまで11分の1にしても、SSは75から97 mV/decへ22 mV/dec、25%未満の増加にとどまります。コンタクト構造を直した効果が、この小さな増加幅に出ています。一方で97 mV/decは室温の理論限界60 mV/decから37 mV/dec離れており、残る課題はチャネルの薄さよりも界面の側にあります。
同じ素子の出力特性では、オン電流のピークが530 μA/μm（VG = 0→4 V）に達します。要旨が掲げる460はVDS = 1 Vでの値で、同じ素子でもVDSとVGの条件で数字が変わります。
測定は真空中の1素子で、量産の判断はこれから
Section titled “測定は真空中の1素子で、量産の判断はこれから”測定は真空約1×10⁻⁵ torrで、パラメータアナライザを使って行われました。大気中で同じ特性が出るかは別に確かめる必要があり、報告されたのは1素子分の特性値までです。1個で良い特性が出ても、億単位で同じものを作れるかは別の問題です。
CFETのように構造で稼ぐ道と、材料でチャネルを薄くする道は両立します。積んだトランジスタのチャネルに何を使うかは別の選択なので、両方が同時に進んでいます。
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よくある質問（FAQ）
Section titled “よくある質問（FAQ）”2D材料チャネルとは何ですか？
原子が数層だけ積み重なった厚みの材料でチャネルを作る構造です。シリコンを薄く削るかわりに、もともと層状の材料をそのまま使います。
なぜ薄いと良いのですか？
ゲートの支配力が上がるためです。チャネルが厚いとゲートから遠い部分がソースとドレインの電界に引きずられますが、原子数層まで薄ければどの位置もゲートの近くにあります。
シリコンを薄くする道との差は何ですか？
表面の乱れの量です。シリコンは数nmまで薄くすると、表面の乱れが電子の移動を強く妨げます。層状材料は層と層が弱く結びついているため、薄くしても面内の並びは整ったまま保てます。
チャネルを薄くすれば短チャネル効果はなくなりますか？
チャネルの外側に残る原因があります。背の高いソース・ドレイン電極から出るフリンジ電界がチャネルへ届き、コンタクトがもう1つのゲートとして働くことが主要因で、この分はコンタクト側を薄くしてはじめて解けます。
その対策は何ですか？
コンタクト側を薄くすることです。厚さ0.3nmの単層グラフェンをコンタクト延長部に使った素子が、極薄コンタクト延長部の最初の実験実証として報告されました。
どのくらいの性能が出ていますか？
チャネル長20nm・ダブルゲート・合成EOT 0.75nmで、VDS 1VにおいてIon 460 μA/μm、最大gm 206 μS/μm、SS 97 mV/dec、DIBL 30 mV/V、しきい値はほぼ0Vです。チャネル長220nmでのSSは75 mV/decです。
すぐ量産に使えますか？
測定は真空約1×10⁻⁵ torrの1素子分です。量産の判断には、大気中での安定性とウェーハ全面での再現性が別に要ります。
比較・違いを学ぶ
Section titled “比較・違いを学ぶ”- MOSFETとは── チャネルとゲートの基本関係