フォークシートとは

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フォークシートとは、ナノシートのnFETとpFETのあいだに誘電体の壁を立て、両者の間隔を壁の厚さで決める構造です。 壁がpゲートの溝とnゲートの溝を物理的に切り離すので、FinFETやナノシートよりもn-p間隔を狭くできます。

そのかわり、薄い壁を工程の最後まで残すことが難しくなり、課題は壁1枚の厚さと、壁を作る順序に集中します。

ナノシートのn-p間隔は、ゲート金属を作り分ける余裕で決まる

1つの標準セルの中で、n側の積層とp側の積層は横に並んでいます。GAAナノシートは、シート状のチャネルを2枚以上縦に積み、pとnそれぞれの積層を1つの論理標準セルに収める構造です。2つの積層のあいだには、仕事関数の異なる2種類のゲート金属を作り分ける余地が要ります。

作り分けはリプレースメントメタルゲートの工程で行うので、間隔を詰めるほど、金属の削り分けと打ち分けマスクの合わせに使える余裕が減ります。ナノシートでnとpの距離を決めているのは、設計ではなく工程の余裕です。imecは、この余裕がnとpをどこまで近づけられるかを制限し、標準セルの高さをさらに下げにくくしているとしています。

フォークシートは、この隙間に固体を据えます。ゲートを加工する前にnとpのあいだへ誘電体の壁を作り、壁が2つのゲート溝を仕切るので、金属の作り分けは壁の左右で独立します。距離を左右するのは、合わせ余裕よりも壁の厚みになります。断面でゲート金属がフォークの形をとることが、名前の由来です。

nとpの距離を決めるもの

ナノシートでは、金属の作り分けとマスクの合わせに必要な余地がnとpの距離になります。フォークシートは誘電体の壁を先に立て、距離を壁の厚さで決めます。

2021年の試作で、n-p間隔は17nm、切れはナノシート並み

imecは2021年のVLSIシンポジウムで、ゲートオールアラウンド・ナノシートを使ったフォークシート構造のN/Pトランジスタを集積しました¹。チャネル形成後のウェット洗浄を最適化してゲート界面のトラップを抑え、オンオフ特性を改善し、2種類の仕事関数金属ゲートの間隔を17nmまで縮めています。17nmは、最先端のFinFET技術のおよそ35%です。デバイスは300mmの工程で作られ、nとpがそれぞれ2段のSiチャネルを持ち、ゲート長22nmまで動作しました²。

フォークシート型はナノシート型と同等の短チャネル効果の抑制を示し、サブスレッショルドスイングは66〜68mV/decでした。サブスレッショルドスイングはドレイン電流を1桁動かすのに要るゲート電圧の幅で、小さいほどオフへ落としやすくなります。壁で仕切って三方からゲートで囲む形にしても、四方を囲むナノシートと同じ水準の切れが残りました。性能が上がる主な理由は、ゲートとドレインの重なりが小さくなってミラー容量が減ることだとimecはみています。

増えるのは壁を作る工程だけで、残りはナノシートと共通

GAA構造トランジスタの試作に要る要素プロセスは4つです³。シリコンとシリコンゲルマニウムを多段に積む結晶膜の成膜、シリコンゲルマニウムだけを抜いてナノシート層を残す選択エッチング、ナノシートの周囲にゲート絶縁膜とゲート金属電極を回り込ませる成膜、しきい値を合わせるために絶縁膜と金属膜の厚さをALDで精密に調整する工程です。エッチング選択比とHigh-k材料の膜厚制御が重要になります。

フォークシートの集積フローは、ナノシートの製造工程の多くを再利用します。imecは、ナノシートからフォークシートへの移行は大きな変更を伴わないとみています。増えるのは壁を作る一連の工程で、難しさも壁の作り方と、壁を最後まで残せるかに集中します。

プロセスノードでは、32nm世代までが平面構造、22nm世代から⁴FinFETのフィン構造が導入され、3nm世代でナノシート構造が入り、2nm世代でナノシートが主流になる見通しです。フォークシートは、そのナノシート世代を延ばすために追加される構造です。

8〜10nmの内壁は、削られ、合わせにくく、共通ゲートを分断する

imecによると、90nmの論理標準セル高さを実現するには、セルの真ん中に立てる内壁を8〜10nmという極めて薄い範囲に収める必要があります。壁はデバイス工程の早い段階で作るので、その後の前工程のエッチングすべてにさらされてさらに薄くなるおそれがあり、壁の材料には厳しい要求がかかります。壁が薄くなるほど、左右のゲート溝を仕切る余裕が減ります。

位置合わせも厳しくなります。ソースとドレインのエピ成長のようなnまたはp固有の工程を打ち分けるには、専用のマスクを薄い壁の上に正確に合わせる必要があり、p/nマスクの合わせが難しくなります。壁の幅が8nm台なら、マスクの端を合わせる的の幅もその値で、エッジ配置誤差を直接管理する箇所になります。

実際の回路では90%のデバイスがnとpで共通のゲートを持ち、内壁のフォークシートを使った標準セルでは、誘電体の壁がこの共通ゲートの接続を妨げます。壁をまたぐためにゲートを高くすれば、寄生容量が増えます。三方だけを囲む形では、GAA構造よりゲートのチャネル制御が弱まるおそれが、特に短いチャネル長で指摘されています。ただし2021年の実測では、三方ゲートの構造でも静電特性は保たれていました。

外壁型は壁をセルの境目へ移し、約15nmまで厚くできる

imecは2025年のVLSIシンポジウムで、壁を標準セルの境目へ移した外壁フォークシートを発表しました。壁はp-pまたはn-nの壁になり、隣の標準セルと半分ずつ共有します。同社のTCADシミュレーションとレイアウトでは、壁の厚さを約15nmまで広げても90nmのセル高さを保てます。壁がセルの中央から境目へ移るので、nとpの共通ゲートは1本の金属のまま両側のチャネルを覆えます。

外壁では、壁を集積フローの終盤、つまりナノシートのチャネルリリース、ソースとドレインのエッチバック、エピ成長の後に作ります。前工程の多くのエッチングを通らずに済むので、壁は一般的な酸化シリコンで作れます。広いSi/SiGe積層に溝を掘り、酸化シリコンで埋めるだけです。

内壁と外壁

内壁は薄い壁でセルの中のnとpの距離を詰め、外壁は壁を厚くできる代わりに、セルの境目で隣のセルと壁を共有します。imecの見積もりでは、どちらも90nmのセル高さに届きます。

壁を後で作ると、Ω形のゲートとひずみの下地が手に入る

順序を変えた利点は2つあります。1つはゲートの形です。壁が厚くなった分、最後のリプレースメントメタルゲート工程で壁を数nm掘り下げられます。imecのシミュレーションでは5nm掘るのが最適で、駆動電流はおよそ25%上がりました。三方ゲートがチャネルの4つ目の辺にも回り込み、Ω形のゲートになります。

もう1つはひずみです。壁になる部分をハードマスクで覆っておくと、その下に残るシリコンの芯がソースとドレインのエピ成長の種結晶になり、隣り合うゲートのチャネルに連続した結晶の下地を与えます。この下地がないとエピの界面に縦方向の欠陥ができ、チャネルに入れた圧縮ひずみが緩和します。imecは、ひずみが緩和したときの駆動電流の損失を33%と見積もっています。応力ライナーと同じく、ひずみを保つには結晶の連続性が必要です。

面積にも差が出ます。imecの比較では、A10世代の外壁フォークシートによるSRAMのビットセルは、A14世代のナノシートによるものより22%小さくなります。

壁の厚さ、作る順序、空いた間隔の使い道を選ぶ

1つ目は壁の厚みです。薄くすればセル高さを下げられる一方、上の3つの難所が増えます。厚くすれば作りやすくなりますが、壁がセルの真ん中に立ったままではセル高さが上がります。外壁型は、壁をセルの境目へ移して隣と半分ずつ使うことで、この矛盾をほどいています。

2つ目は壁を作る順序です。先に作れば壁をゲート加工の基準に使えますが、その後の薬液とプラズマをすべて受けます。後に作れば材料は酸化シリコンで足り、ひずみの下地になるシリコンの芯も残せますが、チャネルリリースまで幅の広いSi/SiGe積層のまま工程を進めることになります。

3つ目は空いた間隔の使い道です。imecの見積もりでは、フォークシートによってトラック高さを5Tから4.3Tへ縮められます。空いた場所をシート幅を広げるほうへ回して、駆動電流を増やす選び方もあります。どちらを選ぶかが、セル高さ（トラック数）に直結します。

フォークシートは、ナノシートとCFETの中間に位置する構造です。CFETがnとpを上下に積むのに対し、フォークシートは横に並べたまま、あいだに壁を1枚入れます。工程の変更が小さいぶん、導入は早くなります。

よくある質問（FAQ）

フォークシートとは何ですか？

ナノシートのnFETとpFETのあいだに誘電体の壁を立て、両者の間隔を壁の厚みで決める構造です。壁がpゲートの溝とnゲートの溝を物理的に切り離すので、FinFETやナノシートよりも狭いn-p間隔が取れます。

ナノシートでnとpの間隔が詰まりにくいのはなぜですか？

2つの積層のあいだで、仕事関数の異なる2種類のゲート金属を作り分ける余地が必要だからです。imecは、この工程の余裕がナノシートのnとpをどこまで近づけられるかを制限し、セル高さをさらに下げにくくしているとしています。

どこまで詰まったのですか？

2021年の試作で、imecは2種類の仕事関数金属ゲートの間隔を17nmまで縮めました。最先端のFinFET技術のおよそ35%にあたります。

三方だけをゲートで囲む形で、切れは保てますか？

保てました。2021年の試作で、フォークシート型はナノシート型と同等の短チャネル効果の抑制を示し、サブスレッショルドスイングは66〜68mV/decでした。

壁の厚さはどれくらいですか？

imecは、90nmの論理標準セル高さを実現するには、セルの真ん中に立てる内壁を8〜10nmという極端に薄い範囲へ収める必要があるとしています。壁をセルの境目へ移した外壁型では、約15nmまで太らせても90nmのセル高さを保てるとしています。

製造で難しいのはどこですか？

imecが挙げる難所は3つです。早い段階で作る壁が後続の前工程エッチングでさらに薄くなること、n固有またはp固有の工程の専用マスクを薄い壁の上へ正確に着地させる必要があること、実装の90%を占めるnとp共通のゲートが壁に邪魔されることです。

空いた間隔は何に使うのですか？

imecは、トラック高さを5Tから4.3Tへ縮める使い方と、空いた場所をシート幅を広げるほうへ回して駆動電流を増やす使い方の両方を示しています。同じ構造から、面積を取るか電流を取るかを選べます。

比較・違いを学ぶ

GAA（ゲートオールアラウンド）とは── 四方をゲートで囲む構造。フォークシートはその一辺が壁になる
CFET（相補型FET）とは── nとpを上下に積む構造

出典

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