外壁フォークシート、壁を約15 nmへ拡幅｜壁をセル端へ移すimecの設計案

imecは2025年のVLSIシンポジウムで、最初の内壁型が抱えた量産の課題に、壁の位置と作る順番を変えた外壁フォークシートで答える案をシミュレーションで示した。壁をnMOSとpMOSの間からセルの境目へ移すと、隣のセルと壁を共有できるので、セル高さ90 nmのまま壁を8〜10 nmから約15 nmへ厚くできる¹。壁を工程の終わり近くで作ると、壁が浴びるエッチングが減り、チャネルに十分な応力をかけられるとimecは見込む。

しかし、性能の数字はimecのシミュレーションと見込みだ。壁を約5 nm削ってゲートでチャネルを広く包むと駆動電流が約25%上がるという値は、TCADシミュレーションの結果で、imecは外壁型が内壁型より優れたゲート制御をもたらすと期待する。フォークシートがimecのロードマップのどこに入るかはフォークシートとCFETのロードマップで扱う。

内壁型は、薄い壁を早く作るので量産で3つの問題を抱えた

フォークシートとは、ナノシートのnMOSとpMOSの間に絶縁壁を立てて、両者の間隔を詰める構造を指す。imecは2017年にSRAMの縮小手段として提案し、2019年にロジックの標準セルへ広げた。2019年のTCADでは、ゲートピッチ42 nm、配線ピッチ16 nmの5トラックのセルに埋め込み電源レールなどを加えた設計で、ナノシートと比べて同じ電力で速度が10%上がり、同じ速度で電力が24%下がった²。2021年のVLSIシンポジウムでは、nとpの間隔17 nmの内壁型を300 mmウェーハで作り、動く素子を示した¹。

それでも量産には3つの問題が残った。1つ目は壁の薄さだ。セル高さ90 nmを狙うと壁は8〜10 nmになり、工程の早い段階で作るので、後に続くFEOLのエッチングをすべて受けてさらに痩せる。壁の材料選びへの要求が厳しくなる。nとpで別々に行う工程、たとえばソース・ドレインのエピ成長では、専用のマスクをこの薄い壁の上に正確に合わせる必要もある。

2つ目はゲートだ。実際の回路では素子の90%がnとpで共通のゲートを持つ¹。内壁はこのゲートを分断するので、つなぐにはゲートを高くして壁をまたぐしかなく、寄生容量が増える。3つ目はゲートの支配力だ。内壁型のゲートはチャネルを3面からしか囲まない。チップメーカーは、全周を囲むGAAと比べて、短いゲート長でゲートがチャネルの制御を失う懸念を持った。

外壁型は、壁をセル端に置き、工程の終わり近くで作る

外壁型では、壁がセルの境目に立ち、壁の両側にはnどうし、またはpどうしの素子が並ぶ。1枚の壁を隣のセルと共有するので、セル高さ90 nmを保ったまま壁を約15 nmまで厚くできる。nとpのゲートはセルの中で壁をまたがずにつながる。

作る順番も変わる。どのGAAとも同じく幅広いSi/SiGeの積層から始め、壁を作る位置にハードマスクを残しておく。チャネルの解放、ソース・ドレインの削り込みとエピ成長を終えた後で¹、積層に溝を掘ってSiO₂で埋め、壁にする。最後に置換メタルゲート（RMG）でゲートを作る。

上段は内壁型で、Si/SiGeの積層の後すぐにnとpの間へ8〜10 nmの壁を作り、その後のFEOLエッチングとゲート形成を経る流れ。下段は外壁型で、幅広の積層と壁の位置のハードマスク、チャネル解放とソース・ドレインのエピ成長の後に、セル端へ溝を掘ってSiO2で埋め約15 nmの壁を作り、最後にRMGで壁を約5 nm削ってオメガゲートにする流れ。壁を作る・加工する工程を色付きの箱で示す。 — 外壁型は壁を作る工程を後ろへ回すので、壁はエッチングを浴びる回数が減り、エピ成長の応力もチャネルに残る。

壁が後のエッチングを受けないので、壁の材料は一般的なSiO₂で足りる。壁幅を約15 nmへ緩めたことを、imecは工程の簡素化につながると書く。imecの工程では、壁の溝のエッチングとSiO₂の埋め込み、RMGでの壁の削り込みが入る。

ゲートでチャネルを広く包むと、駆動電流は約25%上がるとimecは試算する

壁が約15 nmあるので、RMGの段階で壁を数nm削れる。削った分だけゲートがチャネルの4つ目の辺に回り込み、3面のゲートがオメガ（Ω）形のゲートになる¹。imecのTCADシミュレーションでは、壁を5 nm削るのが最適で、駆動電流が約25%上がった。

imecは2026年2月、オメガゲートの外壁フォークシートをA5とA3のCFETの性能ブースター³にも挙げた。ナノシートの延長として出した構造が、CFETとも完全に両立するとimecは書く。CFETの世代でどの組み合わせが要るかはCFETのM0 power railと性能ブースターにまとめた。

壁を後で作ると、ソース・ドレインの応力をチャネルに残せるとimecは見込む

チャネルを圧縮してキャリアの移動度を上げる方法は、ソース・ドレインにGeを入れたSiGeをエピ成長させることだ。Ge原子はSi原子より大きいので、隣のSiチャネルに圧縮の応力をかける。p型のFinFETではよく効いたが、ナノシートと内壁型フォークシートでは十分にかけるのが難しかった¹。応力のかけ方はソース・ドレインのエピと応力の作り込みで扱う。

外壁型では、壁を作る前にエピを成長させる。imecの考え方では、このとき壁の位置を覆うハードマスクの下に残ったSiの背骨が種結晶になり、あるゲートのチャネルから隣のゲートのチャネルまで結晶が途切れない。imecはこれを、FinFETのフィンの下のSiを90度回したものに例える。種結晶がないと、エピの境目に縦方向の欠陥ができて、チャネルの圧縮応力が逃げる。

imecの見積もりでは、ナノシートと内壁型でこの応力がかからないと駆動電流は約33%失われる。imecはリング発振器のシミュレーションで、すべての構造で応力が十分にかかるとした場合、A10でA14と2 nm世代の周波数に並ぶには外壁フォークシートが要ると見積もった。応力をかけにくいナノシートと内壁型に対して、外壁型はさらに有利になるとimecはみる。

面積は、A10でセル高さ90 nm、SRAMはA14比で22%小さい

内壁型と外壁型は、どちらもA10世代でセル高さ90 nmを狙える。A14世代のナノシートのセル高さは115 nmだ¹。imecのレイアウト比較では、SRAMのビットセルは、A10の外壁フォークシートで作るとA14のナノシートより22%小さい。ゲートピッチの縮小に加え、pどうし、nどうしの間隔が詰まった分が効く。

出典

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