CFETのM0 power railはA7では任意、A5とA3では外壁フォークシートと組で入るimecの図でA3の周波数は0.81から1.06へ戻る
M0 power railは、double-row CFETがセルの端に立てている電源壁を、配線と素子の間の層（MOL）へ移した構成を指す。imecが2026年2月に公開したDTCOでは、A7では任意の追加策で、入れると追加の利得があるとされた1。imecは同じ記事の結論で、A5とA3ではオメガゲートの外壁フォークシートとM0 power railが導入される1とまとめている。M0 power railは、CFETを複数の世代で使い続けるための技術の組に、A5から入る。
しかし、A7でゲートの寄生容量を減らす手段としてimecが挙げるのは、ゲートの面積と、ゲートに向き合う導体の面積を減らすことだ1。imecはM0 power railを、これとは別の任意の追加策として挙げる。imecの図では1、ナノシートのまま縮めるとA3でA7の約0.81まで落ちる周波数が、外壁フォークシートで約0.93、結晶方位の最適化を加えると約1.06になる。図が段階ごとの値を付けるのはこの2つで、M0 power railについてimecが書くのは、A7での「追加の利得」という定性的な記述だ。
ブースターの組は、セルを縮めても回路の速さを保つための追加技術の一覧
Section titled “ブースターの組は、セルを縮めても回路の速さを保つための追加技術の一覧”imecは2018年、自己整合ゲートコンタクトや埋め込み電源レールを、トラック数を減らしてセルの高さを縮めるスケーリングブースター2と呼び、主流の7〜12トラックのセルを6、5、さらに4.5トラックまで減らせるとした。CFETのDTCOで挙がる性能ブースターは、セルを縮めた後に落ちる性能を補う技術だ。セルを縮めるとCFETの各チャネルのシート幅も狭まり、駆動電流が落ちて寄生容量が増える1。電力密度の上昇を抑えながら、世代をまたいで性能を同じに保つことが目標になる。
imecが世代ごとに組を洗い出したのは、装置投資とリスクの大きい新しいトランジスタ構造を産業界が採る条件は、複数の世代で使えることだとみるからだ1。検討では、A7、A5、A3の設計規則に合わせて順に小さくした標準セルで15段のリング発振器を組み、電力密度の上限の中で周波数を保てるかを見た。周波数は、実効駆動電流と実効容量の比で決まる。この検討はimecのSheng Yang氏らがIEDM 2025で発表した3。imecの図1から読み取ると、標準セルの高さはA7の約70 nmからA5で約56 nm、A3で約42 nmへと4割ほど縮む。シート幅が狭まって駆動電流が落ちるのは、この縮小の結果だ。
A7では、ゲート容量の削減が必須で、M0 power railは任意の上乗せ
Section titled “A7では、ゲート容量の削減が必須で、M0 power railは任意の上乗せ”A7の基準は、imecが2024年に提案したdouble-row CFETだ。基本セルは片側を電源用にし、裏面から上段へ電源を送るVSSの電源レールと、下段を裏面へ直接つなぐコンタクト4を持つ。このセルを2列に並べ、2列の間で信号用の縦のビアを共有し、セルの端にVSSの電源壁を立てる1。セルの高さは、1列のCFETの4トラックから3.5トラックに縮む4。下段のコンタクトの取り方はCFETの下段コンタクトを裏面から取る理由に、信号の共用壁の役目はCFETのMOL配線とMRWにまとめた。
imecは、A7でN2のナノシート世代に並ぶリング発振器の性能を得る条件に、ゲートの寄生容量をさらに減らすこと1を挙げる。手段は、ゲートの面積と、ゲートに向き合う導体の面積を減らすことだ。論文の要旨も、A7ではゲートとMOLの寄生容量を最適化してN2の性能に合わせた3と書く。imecはM0 power railを、その後に任意の追加策として挙げる。電源壁をMOLへ移してM0 power railにすると、追加の利得が得られる1という位置づけだ。
A5とA3では、M0 power railは外壁フォークシートと並ぶ組の一部になる
Section titled “A5とA3では、M0 power railは外壁フォークシートと並ぶ組の一部になる”A5で新たに要るのは、外壁フォークシートの構造だ。imecによれば、壁を後から作る外壁型はチャネルの応力を高めて駆動電流を上げる1。nどうし、pどうしで壁を共有するのでゲートのはみ出しが短くなり、ゲートの寄生容量も減る。チャネルをより広く包むオメガ形のゲートにすると、効果はさらに大きい。
A3では、オメガゲートの外壁フォークシートとM0 power railに加えて1、もう1つの性能ブースターが要る。nとpそれぞれに最適な結晶方位を使い分けるハイブリッドチャネルで、imecが比べた組み合わせのうち最適なものは駆動電流を最大20%高めた1。imecは結論で、A5とA3にはオメガゲートの外壁フォークシートとM0 power railが入り、A3ではさらにnとpを別々に最適化したチャネルが性能と電力密度を保つ鍵になるとした1。
電源レールの置き場所は、CFETより前の世代でも問われてきた。トランジスタの下へ埋める埋め込み電源レール（BPR）や、PowerViaなどの裏面電源の3方式がその例だ。
A3の周波数は、ナノシートのままだとA7の約0.81、フォークシートと結晶方位の最適化で約1.06
Section titled “A3の周波数は、ナノシートのままだとA7の約0.81、フォークシートと結晶方位の最適化で約1.06”
imecの図4は、A7を1.00としたリング発振器の周波数を世代ごとに並べている。図から読み取ると1、ナノシートのチャネルのまま縮めた場合はA5で約0.95、A3で約0.81に下がる。外壁フォークシートにすると容量が減り、A3ではより広いシート幅も使えるようになって、A5で約0.99、A3で約0.93まで戻る。A3ではさらに結晶方位を最適化して駆動力を上げ、約1.06になる。シート幅の表記はA7がW21、A5がナノシートとフォークシートともW16で、A3はナノシートのW7に対しフォークシートでW12、結晶方位を最適化した構成でW8だ。
図4で矢印が付くのは、容量の削減、A3でより広いシート幅を使えること、駆動力の向上の3つだ。
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- 2imec：SuperViaとスケーリングブースター（2018年11月）imec-int.com ↩
- 3imec：論文「Multi-node scaling potential of monolithic CFET」の要旨、IEDM 2025（2025年12月）imec-publications.be ab
- 4imec：A7世代向けdouble-row CFETの提案、IEDM 2024（2024年12月）imec-int.com ab