imecはCFETを4.5トラック以下のセルに｜A7世代は2033年とTom's Hardware

imecがCFETを語るときの条件は、2022年と2026年で種類が違う。2022年のimecは、配線ピッチ16 nmの4トラック、つまりセル高さ64 nmのセルでは、フォークシートでもチャネルが狭すぎて必要な性能を出しにくい¹と書いた。これはフォークシートが足りなくなる条件だ。2026年9月のimecは、CFETを4.5トラック以下のセルを作る構造²と位置づけ、A7世代から産業界がCFETへ移る可能性が高いとした。こちらはCFETで作れるセルの範囲を示す。Tom’s Hardwareによれば、imecは2026年6月のロードマップでA7を2033年に置いた。

一方、同じ2026年9月の記事は、A7の選択肢としてCFETのほかに、ナノシートを限界まで縮める道と、機能ごとに層を分けて積むCMOS 2.0を並べた。Tom’s Hardwareが伝える2026年のロードマップの値から計算すると、2022年に示された4トラック・配線ピッチ16 nmの条件に届くのはA5になる。フォークシートがCFETの前後でどう使われるかはフォークシートとCFETのロードマップで扱う。

横に並べる構造では、nとpの間隔とシート幅がセル高さを分け合う

CFET（complementary FET）とは、nMOSとpMOSを横に並べず、上下に積むトランジスタ構造を指す。標準セルの高さは、セルに通る配線の本数（トラック数）と配線ピッチの積だ。nMOSとpMOSを横に並べる限り、セルの高さの中に、nのシート、pのシート、両者の間隔が入る。imecの外壁フォークシートの記事は、ナノシートでは、セルの高さを縮めるか、チャネルを広げて駆動電流を取るかを設計者が選ぶ³と書く。

フォークシートは、nとpの間隔を絶縁壁で詰めて、その分をシート幅かセル高さに回す。imecは2019年、フォークシートに埋め込み電源レールなどを組み合わせれば、セルの高さを4.3トラックまで下げられるとした⁴。この時の検討は、配線ピッチ16 nmの5トラックのライブラリを基準にしていた。

2022年の判断は、その先の4トラックについてだ。imecはここでフォークシートのチャネルが狭くなりすぎるとし、CFETなら上下に積むことでnとpの間隔をセル高さの計算から外し、実効チャネル幅を最大にできるとした¹。imecのJulien Ryckaert氏は、積んで得た面積を、トラック数を4以下へ押し下げることにも使えると述べている。

2026年のロードマップでは、CFETはA7の4.5トラックから候補になる

Tom’s Hardwareが伝えるimecの2026年6月のロードマップでは、N2はセル高さ約132 nmの6トラック、A14は2028年で115 nmの5.5トラック、A10は2030〜2031年で98 nmの5.5トラックだ⁵。A7は2033年で、セル高さは約80 nm、4.5トラックになり、ここでCFETが量産への挿入の有力候補になる。A5は2035〜2036年に約64 nmの4トラック、A3は2038年に50 nmの3トラックへ進む。ゲートピッチはA10からA5まで42 nmのままだ。

Tom's Hardwareが伝えるimecの2026年ロードマップでは、CFETはセルが4.5トラックへ下がるA7（2033年）から候補になる。2022年にフォークシートが足りなくなるとされた4トラック・配線ピッチ16 nmの64 nmは、A5のセル高さに当たる。

筆者の計算では、Tom’s Hardwareの値からセル高さをトラック数で割ると、配線ピッチはA10とA7でどちらも約18 nm、A5で16 nm、A3で約17 nmになる。この計算から見ると、A10からA7でセルが縮む分は、配線ピッチがほぼ同じまま、5.5トラックから4.5トラックへトラック数を減らすことで得られる。

Ryckaert氏は2026年のロードマップの説明で、ナノシートの4世代目に当たるA7では、従来のナノシートを縮める難しさが増え、CFETが次の時代の解として現れうる⁵と述べた。Tom’s Hardwareは、A7でゲートピッチがA10から変わらないので、チップメーカーがA7でCFETを採る場合も採らない場合もありうるとみる。

CFETへ移ると、ナノシートにない工程が加わる

CFETは、面積と引き換えに専用の工程を増やす。上下で別のしきい値電圧を作るための絶縁層MDI、上下のソース・ドレインを別々に取り出すstacked MOL、上下を約30 nmの間隔で独立に接続するコンタクト⁶がその例だ。上下への配線をセルに収める方法はCFETのMOL接続とMRWに、下段を裏面からつなぐ利点はCFETの下段コンタクトと裏面接続にまとめた。

裏面からのコンタクトは、2026年にさらに進んだ。imecは2026年のVLSIシンポジウムで、ソース・ドレインの下に表側から絶縁層を作る新しい方式を示し、下段pFETの駆動電流を従来の方式の5倍にした²。アクセス抵抗は1,753 Ωµmから378 Ωµmに下がり、下段pFETの生存率は45%から85%に上がった。しきい値電圧を変える方法も、CFETの低温のゲート工程に合う、熱履歴の小さい方式を示した。imecは、表裏の重ね合わせ精度がさらに進むまでは、mCFET（モノリシックCFET）が産業界での採用に最も早い道だとみる。

TSMCは2028年のA14にナノシートの経験を生かしたセル構造を使い、CFETは論文の段階にある

TSMCは、ナノシートでの設計最適化の経験を生かしたNanoFlex Proを、2028年に量産するA14に使う⁷。CFETについては、eeNews Europeの紹介によれば、TSMCはIEDM 2024でゲートピッチ48 nmのモノリシックCFETインバーターの論文を発表する予定だった⁸。マイナビニュースの紹介によれば、TSMCはIEDM 2025でゲートピッチ48 nm未満のCFETによる101段のリング発振器と6T SRAMのビットセルの論文を発表するとした⁹。

Tom’s Hardwareによれば、imecは2026年のロードマップでA14を2028年、CFETが候補になるA7を2033年に置く。

関連ページ

• 前工程フォークシートとCFETのロードマップ
• 前工程外壁フォークシートは内壁型の何を解決したか
• 前工程CFETのMOL接続とMRW
• 前工程CFETの下段コンタクトと裏面接続
• 前工程CFETのM0 power railと性能ブースター
• 前工程GAAのロードマップと次の構造候補
• 用語集セル高さ（トラック数）とは
• 企業研究企業研究：TSMC

出典

9件を表示

1. 1
   imec：CFETをロジック技術ロードマップへ、4トラック・配線ピッチ16 nm（2022年6月）imec-int.com ↩ab
2. 2
   imec：CFETロードマップの前進、裏面コンタクトとしきい値電圧の新方式（2026年9月）imec-int.com ↩ab
3. 3
   imec：外壁フォークシートでナノシートとCFETをつなぐ、VLSI 2025（2025年6月）imec-int.com ↩
4. 4
   imec：フォークシートの標準セルシミュレーション、IEDM 2019（2019年12月）imec-int.com ↩
5. 5
   Tom’s Hardware：imecの2026年ロードマップ、A7で2033年にCFET（2026年6月）tomshardware.com ↩ab
6. 6
   imec：モノリシックCFETの工程フローとMDI、stacked MOL（2023年6月）imec-int.com ↩
7. 7
   TSMC：A14の発表と2028年量産（2025年4月）pr.tsmc.com ↩
8. 8
   eeNews Europe：IEDM 2024のCFET論文、TSMCの48 nmピッチのインバーター（2024年10月）eenewseurope.com ↩
9. 9
   マイナビニュース：IEDM 2025の注目論文、TSMCのCFETリング発振器（2025年11月）news.mynavi.jp ↩