ひずみシリコンとは

ひずみシリコンとは、結晶の格子間隔を意図的に伸縮させ、キャリアを流れやすくしたSiです。 寸法を縮めれば電流が増えるという関係が90nm世代のあたりで限界に近づき、寸法を変えずにチャネルの結晶をひずませる方法が導入されました。先端トランジスタでは、Si、SiGe、リンドープSi（SiP）といったSi系材料が、ひずみを生み、チャネルとソース・ドレイン領域を作るために使われます¹。

格子をわずかにひずませるだけで駆動電流が3割も増えるのは、バンド構造の縮退が解けるためです。一方で、待機時の漏れ電流も同じ向きに増えます。

ひずみはバンドの縮退を解き、キャリアを軽いバンドへ集める

pFETとnFETのひずみ

pFETのチャネルは両隣のSiGeに押されて原子間隔が詰まり、nFETは被せた応力膜に引かれて広がります。下段の基板の列が基準で、上段との間隔の差がそのままひずみです。

Si上のSi1-xGexのような間接遷移型では、[001]方向のひずみによってxy面のXバンドとz方向のXバンドがエネルギー的に分離します²。静水圧の応力成分は価電子帯を動かし、せん断の応力成分は結晶の対称性を下げてΓ点の価電子帯の縮退を解きます。格子をひずませると、格子の形と同時にバンドの形も変わります。

キャリアが軽いバンドへ集まれば、同じ電界でより速く走ります。ひずみ技術がMOSFETの寸法を触らずに駆動電流を動かせるのは、この経路を使うためです。向きはpFETとnFETで逆で、pFETのチャネルは押し縮める圧縮ひずみ、nFETのチャネルは引き伸ばす引張ひずみで、正孔と電子それぞれの流れやすさが上がります。

SiGeは格子の大きさの差でチャネルを押す

圧縮ひずみは、格子の大きさの差から生まれます。Geの格子定数は0.56579nmでSiより4.18%大きく³、SiGeはその中間の格子を持ちます。ソース・ドレインの窪みに選択エピでSiGeを詰めると、本来より狭い場所に大きい結晶が入った状態になり、両側から内向きの力がチャネルに伝わります。

中国科学院微電子研究所のグループが2017年に公開した22nm PMOSでは、この構造を主な応力源のSi0.60Ge0.40と、シリサイドから守るキャップのSi0.80Ge0.20の2層で作り⁴、Si1-xGexの組成を0.35〜0.40、ボロン濃度を1〜3×10^20 cm^-3としています。Ge濃度を上げるほど押す力は強くなり、SiGeの臨界膜厚は薄くなります。

駆動電流が上がると、オフ電流も同じ向きに上がる

22nm PMOSでの測定値

駆動電流は488から639μA/μmへ上がり、同じ素子のオフ電流も0.83から1.32nA/μmへ上がりました。どちらの傾きも同じ向きです。

この22nm PMOSでは、SiGeソース・ドレインを持つ素子の飽和駆動電流が488から639μA/μmに上がり、従来のシリコン素子より30%性能が改善しました⁴。同時に、オフ電流Ioffも0.83から1.32nA/μmに上がりました。低消費電力向けの品種で同じGe濃度を使えるかどうかは、この増え方で決まります。

代償はほかにもあり、pFETとnFETに逆向きの応力を同じウェーハ上で作る工程が増え、臨界膜厚を超えると押す力が転位に変わって歩留まりが下がります。プロセス担当は、品種ごとに駆動電流と待機電力のどちらを優先するかでGe濃度を決めます。

ひずみの出どころは3つあり、効果は格子の伸縮量で決まる

ソース・ドレインのSiGe以外に、ゲートの上に内部応力を持つ膜を被せるストレスライナーと、高応力膜を被せた状態で熱処理してSiに応力を残す応力記憶技術（SMT）があります。どの方法でも、効果はチャネルの格子がどれだけ伸縮したかで決まります。膜応力を工程で管理するのは、この伸縮量が膜の成膜条件で決まるためです。

新材料や新構造によるCMOSトランジスタの進展の年表では、Strained SiがT. Ghaniらの2003年IEDM発表、45nm世代のGate Lastメタルゲート／high-kがK. Mistryらの2007年IEDM発表です⁵。ひずみが先で、ゲートスタックの入れ替えが後です。

よくある質問（FAQ）

ひずみシリコンとは何ですか？

結晶の格子間隔を意図的に伸縮させたSiです。格子をひずませるとバンド構造が変わり、キャリアが流れやすくなります。

なぜ格子を歪ませると電流が増えるのですか？

バンドの縮退が解けるからです。Si上のSi1-xGexのような間接遷移型では、[001]方向のひずみでxy面にあるXバンドとz方向にあるXバンドがエネルギー的に分離します。キャリアが軽いバンドへ集まる分だけ流れやすくなります。

pFETとnFETで同じひずみを使いますか？

向きが逆です。pFETのチャネルは押し縮める圧縮ひずみ、nFETのチャネルは引き伸ばす引張ひずみで、正孔と電子それぞれの流れやすさが上がります。同じウェーハ上で逆向きの応力を作り込むところが、この技術の手間の中心です。

SiGeでどうやって圧縮ひずみを作るのですか？

チャネルの両隣に、格子の大きい結晶を埋め込みます。Geの格子定数はSiより4.18%大きいので、ソース・ドレインの窪みにSiGeを選択成長させると、両側から内向きにチャネルを押します。

どのくらい効果がありますか？

中国科学院微電子研究所のグループが2017年に公開した22nm PMOSでは、SiGeソース・ドレインを入れた素子の飽和駆動電流が488から639μA/μmへ上がり、従来のシリコン素子より30%性能が改善しました。

欠点はありますか？

同じ素子のオフ電流Ioffも0.83から1.32nA/μmに上がりました。駆動電流と待機時の漏れ電流が同じ向きに増えます。

SiGe以外にひずみの出どころはありますか？

あります。ゲートの上へ内部応力を持つ膜を被せるストレスライナーと、高応力膜を被せた状態で熱処理してSiへ応力を残す応力記憶技術（SMT）で、いずれも本サイトに個別ページがあります。

いつから量産に入った技術ですか？

CMOSトランジスタの進展の年表では、Strained SiがT. Ghaniらの2003年IEDM発表、45nm世代のGate Lastメタルゲート／high-kがK. Mistryらの2007年IEDM発表です。

比較・違いを学ぶ

• ストレスライナーとは── 膜を残してひずみを加え続ける方法
• 応力記憶技術（SMT）とは── 膜を除去してもひずみが残る方法

関連用語

• SiGe（シリコンゲルマニウム）とは
• 選択エピタキシャル成長とは
• 応力ライナーとは
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出典

5件を表示

1. 1
   ASM：Epitaxyasm.com ↩
2. 2
   応用物理 基礎講座 竹田美和：半導体ヘテロ接合の基礎 格子整合と格子不整合（第67巻 第10号）jstage.jst.go.jp ↩
3. 3
   Science and Technology of Advanced Materials：Germanium epitaxy on siliconiopscience.iop.org ↩
4. 4
   Nanoscale Research Letters：Integration of Highly Strained SiGe in Source and Drain with HK and MG for 22 nm Bulk PMOS Transistorspmc.ncbi.nlm.nih.gov ↩ab
5. 5
   産業技術総合研究所 八木下淳史：最先端ロジックトランジスタ技術 研究開発動向（TIA公開セミナー資料）tia-kyoyo.jp ↩