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界面層(IL)とは

界面層(IL)とは、高誘電率(high-k)膜とシリコンのあいだに置く、厚さ1nm以下の薄いSiO₂層です。 チャネルのシリコン表面を不活性化し、界面トラップを減らしてキャリアの輸送を助けます1。

一方で誘電率が低いので、厚いほど等価酸化膜厚(EOT)が増えます。表面の欠陥を減らす役割があるため単純に取り除くこともできず、ILの厚さや作り方が細かく論じられるのは、この両立が難しいからです。

high-k膜がリークを抑え、下のSiO₂が界面を整える

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ゲートスタックの中の界面層
金属ゲート高誘電率膜(HfO₂など)界面層(SiO₂)シリコン(チャネル)化学酸化膜の界面層は約0.6nm
高誘電率膜はリーク電流を抑えるために物理的に厚く作り、その下の薄いSiO₂界面層がシリコン表面の界面トラップを減らします。界面層の一例は、RCA洗浄でできる厚さ約0.6nmの化学酸化膜です。

HfO₂とSiO₂を重ねたゲート絶縁膜は1、最先端のMOSFETで広く使われています。HfO₂は絶縁膜を物理的に厚くしてゲートリーク電流を抑え、EOTは約2nmに保たれます。その下のSiO₂界面層は、チャネルのシリコン表面を不活性化し、SiO₂とSiの界面準位を減らします。各層の役割はゲートスタックのページにあります。

界面層の品質は、上の成膜とその後の熱処理で変わる

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産業技術総合研究所の実験では1、RCA洗浄で厚さ約0.6nmの化学酸化膜を作って界面層とし、その上に300℃の原子層堆積(ALD)でアモルファスのHfO₂を成膜しました。その後、真空中700℃で1分の成膜後アニール、O₂プラズマ処理、3%のH₂を含むN₂中450℃で30分のフォーミングガスアニールを行います。

各工程のあとにキャリアの寿命を測ると、化学酸化、ALD、成膜後アニール、O₂プラズマ処理の各段階で欠陥が増え、最後のフォーミングガスアニールで大部分が回復しました。

0.8nmの界面層がEOTの大部分を占め、薄層化を止めていた

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高誘電率膜をシリコン上に成膜するときには必要最低限のSiO₂界面層が要ります。ところが主流のオゾン水を使うウェットプロセスでは界面層だけで0.8nmあり、ゲート絶縁膜の容量換算膜厚(EOT)の大部分を占めていました2。そのため高誘電率膜を薄くしてもEOTが小さくならず、薄層化は1.4nm程度で止まっていました。

東京大学などは、ウェットプロセスのかわりに減圧した酸素中の熱処理を使い、温度(500℃と800℃)に応じて酸素分圧を精密に制御して、ほぼ1原子層に近い厚さ0.2nmの安定なSiO₂膜を作る方法を開発しました。SiO₂膜の成長と、酸素との反応によるエッチングが同時に進む条件で成長を遅くし、薄い膜を制御よく作ります。この界面層を使ったゲートスタックで、電気的に測ったEOT 0.9nmを達成しています。

ダイポール層と、限られた厚さを分け合う

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同じグループは、界面層と高誘電率膜のあいだにダイポール層を挟み、しきい値電圧を調整する技術も開発しています。2nm世代以降のGAA構造では、10nm程度以下のナノシート間の隙間にゲートスタックを作る必要があり、界面層、高誘電率膜、ダイポール層、金属ゲートが限られた厚さを分け合います。

界面層の厚さは、EOTと界面の品質を合わせて決める

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界面層を薄くすればEOTは下がりますが、界面層はシリコン表面の界面トラップを減らす役割を持ちます。上に膜を重ねたり熱処理したりするたびに欠陥の量が変わるので、界面層の厚さは、EOTと界面の品質、その後の熱処理の条件を合わせて決めます。

界面層とは何ですか?

高誘電率膜とシリコンのあいだに置く薄いSiO₂層です。英語の略でILと書きます。

何のためにありますか?

チャネルのシリコン表面を不活性化して界面トラップを減らし、キャリアが流れやすい状態を作るためです。

なぜ薄くしたいのですか?

誘電率が低いので、厚いほど等価酸化膜厚(EOT)が大きくなるからです。従来の0.8nmの界面層だけで、EOTの大部分を占めていました。

どうやって作りますか?

RCA洗浄でできる厚さ約0.6nmの化学酸化膜を界面層にする方法があります。東京大学などは、減圧した酸素中の熱処理で0.2nmの膜を作る方法を開発しました。

界面層を薄くするとどうなりますか?

東京大学などは、界面層を0.2nmにしたゲートスタックで、電気的に測ったEOT 0.9nmを達成しています。

ダイポール層とはどういう関係ですか?

ダイポール層は、界面層と高誘電率膜のあいだに挟んでしきい値電圧を調整する層です。どちらもゲートスタックの厚さの予算を分け合います。

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