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ウェルとは

THEME 03 トランジスタ形成 · 前工程で作られる構造Well
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ウェルとは、シリコンウェーハの表面近くに作る、比較的深い不純物添加領域です。 この領域の中にトランジスタを作ります。CMOSではn型とp型のトランジスタを同じ基板に作る必要がありますが、基板はどちらか一方の導電型しか持ちません。そこで基板の中に逆の導電型の区画を作ります。区画の組み方によって、ラッチアップの起きやすさ、トランジスタの特性、注入とマスクの工程数が変わります。

1枚の基板の中に、逆の導電型の区画を作る

Section titled “1枚の基板の中に、逆の導電型の区画を作る”

トランジスタなどの素子はウェルの中に作られ、ウェルにはp型とn型の2種類があります1。

2種類が必要な理由は、CMOSの構成にあります。CMOSはnMOS FETとpMOS FETを対にして相補型の回路にしたMOSデバイスで、現在のICのほとんどがCMOSです。ところがウェーハはp型かn型のどちらか一方なので、2種類のトランジスタを1枚の基板に作るには、基板と逆の導電型の区画を基板の中に作る必要があります。それがウェルです。

ウェルはCMOSトランジスタの基板側の導電層にあたる、比較的深い不純物層です2。NMOSトランジスタはp型のpウェルの中に、PMOSトランジスタはn型のnウェルの中に作ります2。ウェルの電位を固定するために、ウェルと同じ導電型の高濃度領域をウェルタップとして作り、この高濃度領域は一般にソースドレインの注入で兼ねます2。

ツインウェルとトリプルウェル
ツインウェルトリプルウェルNMOSPMOSSTINMOSPMOS基板分離ウェルpウェルnウェル逆の導電型の層シリコン基板ゲート
NMOSはpウェルに、PMOSはnウェルに作ります。トリプルウェルでは、pウェルの側壁と底部を逆の導電型の層で囲み、そのウェルだけ基板と別の電位を与えます。

ウェルの深さは、熱処理の拡散から多段注入の加速エネルギーで作るものへ移った

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ウェルは深い層で、深さをどう得るかで工程が変わります。従来は低エネルギーのイオン注入と高温で長時間の熱処理でドーパントを深くまで拡散させて作っていましたが、高エネルギー注入機の登場で、多段注入でウェルを作る手法が主流になりました2。高エネルギーイオン注入装置は3、300kVを超える加速電圧でイオンを打ち込む装置で、静電加速方式と高周波加速方式があり、主に深い位置への注入に使われます。注入装置の系列はエネルギー帯で分かれます。歴史館が挙げる例では、Genus社のIX-1500はターミナル電圧が最大750keVのタンデム型で、3価イオンを使えば3.2MeVまで加速できます4。

多段注入は5、加速エネルギーを段階的に変えて、深さ方向に狙った形の不純物分布を作る技術です。CMOSでは、深さごとに分布を割り当ててデバイス特性を調整するプロファイルドウェルの形成に使われます。先に入れたドーパントが後のイオンに押し出されるノックオンを避けるため、エネルギーの高いほうから低いほうへ順に注入するのが一般的です5。こうして作ったウェルは、従来法とは逆に深いほど濃度が濃くなるので、レトログレードウェルと呼ばれます2。

作り方と濃度分布
拡散で作る多段注入で作る濃度表面深さ濃度①②③表面深さ拡散の分布レトログレードウェル1回ずつの注入
拡散で作るウェルは表面が最も濃く、多段注入で作るウェルは深いほど濃くなります。山は深いものから順に打ち込み、先に入れたドーパントが押し出されるのを避けます。

熱処理で深くする方法には、別の問題があります。サーマルバジェットはウェーハプロセスで加わる熱処理の合計で、活性化アニール、酸化、CVDといった熱の加わる各工程の温度と時間の積み重ねで決まります6。注入したドーパントがその後どれだけ拡散するかはこの合計で決まり、拡散を抑えたい場合は合計を小さく保つ必要があります。ウェルを作るための高温長時間の熱処理も、この合計に加わります。

ウェルの組み方が、ラッチアップの起きやすさを左右する

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ウェルはトランジスタを作る領域であると同時に、CMOSにできる寄生素子の配置も決めます。ラッチアップは多くのICが持つ4層のpnpn構造で起こり1、CMOS回路はその構造のため寄生のnpn/pnpバイポーラ（寄生サイリスタ）を持ちやすくなります。外来のパルス雑音をきっかけにこの寄生サイリスタが導通すると、電源からグランドへ大電流が流れます。

日本半導体歴史館は、ツインウェル構造の採用が、サイリスタと同じpnpnの並びによるラッチアップの回避につながったとしています4。ウェルの配置は、トランジスタを作る領域を決めるだけでなく、チップが電源とグランドのあいだで暴走するかどうかにも関わります。

ツインウェルの素子では、アーリー電圧とパンチスルー電圧が上がり、飽和電流は下がった

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ウェルの組み方はトランジスタの特性も変えます。ロチェスター工科大学の会議論文は、4 µm×32 µmのpチャネル素子で7、pウェルとツインウェルのCMOSを比べています。アーリー電圧はpウェルの9.4 Vからツインウェルの38.8 Vへ上がり7、パンチスルー電圧の大きさは8 Vから12 Vへ上がりました。一方、Vdsが5 V、ゲートがVtより2.5 V高い条件の飽和電流の大きさは、151 µA/µmから81 µA/µmへ下がっています7。この3つの値に当てはめると、アーリー電圧は約4倍、パンチスルー電圧は1.5倍になり、飽和電流は約0.54倍に減りました。

pウェルとツインウェルのpチャネル素子
アーリー電圧9.4 V38.8 Vpウェルツインパンチスルー電圧8 V12 Vpウェルツイン飽和電流15181µA/µmpウェルツイン
同じ寸法のpチャネル素子で、ツインウェルにするとアーリー電圧とパンチスルー電圧が上がる代わりに、飽和電流は約半分になりました。

トリプルウェルは、ウェルを基板から切り離して電位を別々に与える

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基板電位を素子ごとに変えたい場合は、ウェルの側壁と底部に逆の導電型の不純物層を作ると、ウェルを基板から切り離せます2。pウェルとnウェルに基板分離ウェルが加わるので、この構造をトリプルウェル構造と呼び、DRAMやNANDなどのメモリやパワーLSIで使われます。

高エネルギー注入は最初にDRAMのツインウェル形成に採用され、さらにディープウェルを備えたトリプルウェルの形成に応用されました4。日本半導体歴史館は、ディープウェルを使うと回路ブロック単位で基板バイアスを設定でき、Vthを制御できるようになったとし、その効果としてノイズの低減や、アルファ粒子に起因するソフトエラーの影響の軽減など、多方面の性能改善を挙げています。

ただし、区画を切り離すには、ウェルの側壁と底部に別の導電型の層を追加で作る必要があります。区画を増やすほど、イオン注入の回数とそのためのマスクが増えます。

前工程では、素子分離の直後にウェルを作る

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FEOL（前工程）のプロセスは、分離を先頭に、ウェル、ゲート絶縁膜とゲート電極、ソースドレイン、層間絶縁膜、コンタクトホールの形成と進みます。STIで横方向の区画を作った直後に、ウェルで深さ方向の導電型を作ります。

注入しただけではウェルとして働かず、熱処理をして初めて機能します。アニールは、イオン注入の後にレーザ、電子ビーム、電気炉などで入れた不純物を電気的に活性化して安定させ、結晶格子の損傷も回復させる熱処理です。

よくある質問（FAQ）

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ウェルとは何ですか？

シリコンウェーハの表面近くに作る、比較的深い不純物添加領域です。その中にトランジスタなどの素子を作ります。ウェルにはp型とn型の2種類があります。

なぜウェルが要るのですか？

1枚のウェーハがp型かn型のどちらかだからです。CMOSはnMOS FETとpMOS FETを対で組み合わせ、相補型の回路に構成したMOSデバイスで、現在のICはそのほとんどがCMOSです。対になる2種類のトランジスタを1枚の基板へ作り込むため、逆の型の区画を基板の中へ作ります。

pウェルとnウェルはどう使い分けますか？

NMOSトランジスタはp型のpウェルの中に、PMOSトランジスタはn型のnウェルの中に作ります。ウェルは、CMOSトランジスタの基板側の導電層にあたる、比較的深い不純物層です。

ウェルはどうやって作りますか？

イオン注入で不純物を入れて、深さ方向の分布を作ります。かつては低エネルギーのイオン注入の後に高温で長時間の熱処理を行い、ドーパントを深く拡散させて作っていましたが、高エネルギー注入機が登場してからは、多段注入で作る方法が主流になりました。高エネルギーイオン注入装置は、300kVを超える加速電圧でイオンを打ち込む装置で、主に深い位置への注入に使われます。

レトログレードウェルとは何ですか？

深いところほど濃度が高いウェルです。多段注入で作ったウェルは、従来の作り方とは逆に深いほど濃度が高くなるので、レトログレードウェルと呼ばれます。多段注入は加速エネルギーを段階的に変えて深さ方向の分布を作る技術で、ノックオンを避けるためにエネルギーの高い順に注入するのが一般的です。

トリプルウェルとは何ですか？

基板から切り離されたウェルを持つ構造です。基板電位を素子ごとに変えたい場合に、ウェルの側壁と底部に逆の導電型の不純物層を作ると、ウェルを基板から切り離せます。pウェルとnウェルに基板分離ウェルが加わるのでトリプルウェル構造と呼び、DRAMやNANDなどのメモリやパワーLSIで使われます。

ウェルとラッチアップはどう関係しますか？

ラッチアップは多くのICの持つ4層pnpn構造で起こり、CMOS回路はその構造ゆえに寄生のnpn/pnpバイポーラ、すなわち寄生サイリスタを抱えやすくなります。日本半導体歴史館は、ツインウェル構造の採用が、サイリスタと同じpnpnの並びに由来するラッチアップの回避につながったとしています。

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