コンテンツにスキップ
SemiMapサイト内検索

サリサイドとは

THEME 03 トランジスタ形成 · 前工程で作られる構造Salicide (Self-Aligned Silicide)
← 02THEME 03 トランジスタ形成04 →

サリサイドとは、ゲートの上面とソース・ドレインの表面だけを、位置合わせのマスクを増やさずに金属化合物に変える工程です。 Self Aligned Silicide を縮めた呼び方です。化学反応そのものに場所を選ばせるので、マスクを足さずに1回で済みます。その代わり、n+とp+が同じ材料になって接触抵抗が頭打ちになり、膜を厚くするほど浅い接合のシリコンを食います。微細化では、TiSi2が粒より細いコンタクトで育たなくなることもあります。

シリコンの電極は、電流の入口と出口に抵抗を積み上げる

Section titled “シリコンの電極は、電流の入口と出口に抵抗を積み上げる”

トランジスタのソースとドレインは、不純物を打ち込んだシリコンでできています。ゲート電極も、長らく多結晶シリコンでできてきました。シリコンは金属より電気を通しにくいので、そのままでは電流の入口と出口に余分な抵抗が積み上がります。

ソース／ドレインの高濃度領域を作った後、電極のコンタクト抵抗を下げるためにシリサイドを形成します1。ポリシリコンのゲート電極を低抵抗にするためにも、ポリシリコンをシリサイド化する必要があります。シリサイド化した金属配線は、ゲート、配線、金属とシリコン基板のあいだのコンタクトをどれも低抵抗にします2。

シリサイドは、金属とシリコンが結びついた化合物です。ポリサイドは、細くなるゲートの抵抗を下げるためにポリシリコンの上にシリサイドを重ねる構造で3、タングステンシリサイド、コバルトシリサイド、チタンシリサイドが使われます。このシリサイドはCVDまたはスパッタリングで形成します。

金属はシリコンに触れた所でだけ化合物になる

Section titled “金属はシリコンに触れた所でだけ化合物になる”
サリサイドの4段階
1 金属を付ける2 500℃以下3 残りを除去4 700〜900℃Ta・Ti・Co・NiSiに触れた所だけエッチング反応を完了金属シリサイドサイドウォールポリSiゲートSi基板
金属を全面に付けて熱を加えると、シリコンに触れていた場所だけが化合物に変わります。サイドウォールの上で金属のまま残った部分をエッチングで除去すると、ゲート上面とソース・ドレイン表面にだけ化合物が残ります。

サリサイドの出番は、イオン注入とドーパント活性化でソース・ドレインを作り終えた後です。まずTa、Ti、Co、Niといった金属をウェーハに付けます。次に500℃以下程度の熱を加えると、シリコンに触れている金属だけが反応してシリサイドになります。反応しなかった金属は、ここでエッチングによって除去します。最後に700〜900℃程度の高い温度をもう一度かけ、反応を完了させます（2段の熱処理）。

ゲートの側面には、酸化膜と窒化膜のサイドウォールがあります。反応の相手はシリコンなので、サイドウォールの上の金属は金属のまま残り、次のエッチングで除去されます。化合物は、シリコンが露出していた場所にだけできます。そのため、レジストのパターンを増やさずに、ゲート上面とソース・ドレイン表面の化合物の位置がそろいます。Self Aligned Silicide（SALICIDE）なら、ソース・ドレインとゲートの上をまとめて1回でシリサイド化でき、この工程は広く定着しています。

TiSi2は主に粒界を通って育ち、粒より細いコンタクトでは止まることがある

Section titled “TiSi2は主に粒界を通って育ち、粒より細いコンタクトでは止まることがある”
TiSi2の成長
TiSi₂の膜厚処理時間時間の4乗根に比例Ti粒界を通るSi粒より細いコンタクト粒界がないと育たないTiSi₂の粒Si絶縁膜
TiSi2はSiが主に反応層の粒界を通って拡散して育つので、膜厚は時間の4乗根でしか伸びません。粒より細いコンタクトには粒界がないことがあり、そのときは成長に必要な拡散が続きません。

反応の速さを決めているのは、できたシリサイドの中をシリコンが通り抜けられるかです。パデュー大学の解説では、Tiをシリコンに付けて温度を上げると、シリコンとTiのあいだに高融点のTiSi2の層ができ、それ以上の反応はシリコンがこの反応生成物の中を拡散して初めて進みます4。断面のTEMで膜厚を測ると、膜厚は処理時間の4乗根に比例して増えていました4。膜が厚くなるあいだに粒が育ち、シリコンの主な拡散路がTiSi2の粒界だからです。

この仕組みは、微細化で裏目に出ます。コンタクトがTiSi2の平均の粒径より小さいと、コンタクトの中に粒界がまったくないことがあり、そのときはシリサイド層の成長に要る拡散を続けられません4。ロチェスター工科大学の論文は、TiSi2とCoSi2のサリサイドが先端CMOSで広く使われる2中で、CoSi2相の抵抗率は寸法によらないため、深いサブミクロンへ縮められるのはCoSi2のサリサイドだけだとしています。同じ論文は、TiNをキャップ膜にしたCoSi2のサリサイド工程を作り、CoSi2の低い抵抗率と、ゲートとソース・ドレインのあいだの無視できるリーク電流を測っています。ただし膜には酸化コバルトが見つかり、スパッタリングの段階で入った可能性を挙げています。

Coのサリサイドは、シリコン表面の状態に敏感です。延世大学の研究は、Coの上に重ねたTiがRTA中にCo/Si界面へ拡散し、界面の薄いシリコン酸化膜を分解することを、TEM、SIMS、XRDのデータが示唆するとしています。その結果、Co/Tiの工程では表面状態への敏感さを最小にでき、サブクォーターミクロンより細い素子を作る工程の余裕が広がるとしています5。

1回で済ませる代わりに、n+とp+が同じ金属になる

Section titled “1回で済ませる代わりに、n+とp+が同じ金属になる”
シリサイドの準位とバリアハイト
伝導帯 −4.05eV充満帯 −5.15eVシリサイド −4.6eV0.55eV0.55eV同じシリサイドn+p+0.55使い分けn+ErSi₂・HoSi₂p+Pd₂Si0.30eV程度バリアハイト（横棒の長さ）
n+側とp+側に同じシリサイドを使うと、準位をミッドギャップの−4.6eVに置くしかなく、両側とも0.55eVのバリアが残ります。材料を使い分けるとどちらも0.30eV程度まで下がります。

サリサイドは、ゲートとソース・ドレインを1回でシリサイド化して工程数を減らせます。工程数をできるだけ減らしたいという産業界の要求が強かったため、nMOS側のn+領域とpMOS側のp+領域には同じ金属シリサイドを使って電極を作ってきました。

n+側とp+側のどちらでも接触抵抗を小さく保とうとすると、シリコンの伝導帯（−4.05eV）と充満帯（−5.15eV）の中間にあたるミッドギャップ、−4.6eVの準位を持つシリサイドを選ぶことになり、両方に同じ0.55eVのバリアハイトができます。シリコンの電子密度とホール密度は室温で2×10²⁰cm⁻³が上限なので、バリアの幅は0.5nmになり、接触抵抗は1×10⁻⁸Ω･cm²程度で頭打ちになります。

電子情報通信学会の知識ベース1の執筆者らは、n+側にErSi2かHoSi2、p+側にPd2Siを使い分けると、バリアハイトはどちらも0.30eV程度まで下がり、接触抵抗は10⁻¹⁰Ω･cm²台に、ソースとドレインの直列抵抗はおよそ2桁下がることを実験で確かめています。抵抗を取るか、工程数を取るかの選択で、サリサイドは工程数の側に立った技術です。

厚くするほど抵抗は下がり、浅い接合のシリコンを食う

Section titled “厚くするほど抵抗は下がり、浅い接合のシリコンを食う”
シリコンの消費
接合深さシリサイドソース・ドレインSi基板膜厚は接合深さの半分以下0.971CoSi₂消費Siシリサイド高濃度領域Si
シリサイドの膜厚は、コンタクト部の接合深さの半分以下に抑えます。CoSi2では膜厚とシリコン消費量の比が0.97で、作った膜とほぼ同じ厚さのシリコンが化合物に変わります。

シリサイドは金属とシリコンの化合物なので、作った分だけソース・ドレインのシリコンが化合物へ移ります。1999年版の国際半導体技術ロードマップは6、シリコンを食った分だけコンタクト抵抗率が上がるため、シリサイドの膜厚をコンタクト部の接合深さの半分以下に抑える条件を示しています。

同ロードマップは、CoSi2では膜厚とシリコン消費量の比を0.97として見積もっており、作った膜とほぼ同じ厚さのシリコンが化合物に変わります。シート抵抗に使う抵抗率15μΩ･cmは、TiSi2またはCoSi2に相当します。コンタクト領域をシリサイドでつなぐ技術には、ソース・ドレイン側で消費するシリコンをできるだけ少なくすることと、ゲート側で抵抗率を低く保つことが同時に求められます。ゲート側は厚く、ソース・ドレイン側は薄くという相反する要求を、1回の反応で満たすのがサリサイドです。

1999年時点で、コンタクトを支える技術の候補は4つありました。いまのサリサイド技術をそのまま微細化へ延ばす道、チタンシリサイドの膜を必要な場所だけに積む道、犠牲にするシリコン膜を挟んでシリサイド化する道、別の低抵抗な金属膜を必要な場所だけに積む道です。接合深さが小さくなるほど、消費してよいシリコンが減っていくためです。

東京エレクトロンは、接合の浅い構造やニッケルシリサイド層を持つ次世代デバイスに対応するため、Triase+ HP Tiに、Ti成膜時にTiSiを同時に形成するプロセス技術など7を導入しています。

FUSIは、ゲート電極を丸ごとシリサイドにする

Section titled “FUSIは、ゲート電極を丸ごとシリサイドにする”

メタルゲートのゲートラスト方式の1つに、フルシリサイド（FUSI）方式があります8。多結晶シリコンを先に立てておき、その上へ載せた金属で丸ごとシリサイドへ変えるやり方です。サリサイドが表面の一部を化合物へ変えるのに対し、FUSIはゲート電極を丸ごと化合物にします。同じシリサイド化反応でも、どこまで進ませるかで別の技術になります。

よくある質問（FAQ）

Section titled “よくある質問（FAQ）”
サリサイドとは何ですか？

ゲートの上面とソース・ドレインの表面だけを、位置合わせのマスクを足さずに金属化合物へ変える工程です。Self Aligned Silicide を縮めた呼び方です。

なぜシリサイドを作るのですか？

抵抗を下げるためです。目的は2つで、ソース／ドレイン電極のコンタクト抵抗を下げることと、ポリシリコンゲート電極を低抵抗にすることです。

自己整合とはどういうことですか？

金属をウェーハ全面に付けて熱を加えると、シリコンに触れている金属だけがシリサイドに変わり、反応しなかった金属はエッチングで除去します。場所を指定するマスクを増やさずに、化合物の位置がそろいます。

熱処理は何回入りますか？

2回です。500℃以下程度の熱でまず反応させ、残った金属を除去してから、700〜900℃程度の熱をもう一度かけてシリサイド反応を完了させます。

欠点はありますか？

ソース・ドレインのシリコンが化合物へ取り込まれ、シリコンを食った分だけコンタクト抵抗率が上がります。1999年版の国際半導体技術ロードマップは、シリサイドの膜厚をコンタクト部の接合深さの半分以下に抑える条件を示しました。

nMOSとpMOSで金属を替えられますか？

材料を分けると接触抵抗は下がります。n+側にErSi2かHoSi2、p+側にPd2Siを使い分けた実験では、バリアハイトが0.30eV程度まで下がり、接触抵抗は10⁻¹⁰Ω･cm²台、ソースとドレインの直列抵抗はおよそ2桁下がりました。その代わり工程数が増えます。

どんな金属が使われますか？

サリサイドの金属にはTa、Ti、Co、Niが使われ、TiSi2とCoSi2のサリサイドが広く使われてきました。ポリサイドの例にはタングステンシリサイド、コバルトシリサイド、チタンシリサイドがあり、東京エレクトロンはニッケルシリサイド層を持つ次世代デバイス向けの成膜技術を製品に導入しています。

比較・違いを学ぶ

Section titled “比較・違いを学ぶ”

関連用語

Section titled “関連用語”

この用語を関連用語に挙げているページ

同じ分類「前工程で作られる構造」の用語

半導体用語集の「前工程で作られる構造」へ戻る

出典

Section titled “出典”
8件を表示
  1. 1
  2. 2
  3. 3
  4. 4
  5. 5
  6. 6
  7. 7
  8. 8