7 nm以降のコンタクト抵抗は金属とSiの界面で決まる｜TELとAppliedは酸化膜除去と金属成膜を真空でつなぐ装置を出した

7 nm以降のロジックでは、ソース/ドレインのコンタクト抵抗を、金属とSiの界面の作りで下げる段階に入った。imecが求める接触抵抗率は2×10⁻⁹ Ωcm²未満だ¹。Samsungの研究者によれば、ドーピングで下げる効果は5×10²⁰〜1×10²¹ cm⁻³で飽和し²、その先はシリサイドの相と界面の化学状態を合わせ込むしかない。Tokyo Electron（TEL）とApplied Materialsは、自然酸化膜を除いた面へ大気に出さずに金属を成膜する装置を出し、従来の装置よりコンタクト抵抗が下がるとしている。

アニールの役割は今も大きい。imecが報告した1.5×10⁻⁹ Ωcm²も³、レーザーによる表面アニールを含む組み合わせで得た値だ。しかしimecが最も低い値を得たのは、完全には結晶化していないTiシリサイドだった¹。熱の入れ方と同じだけ、界面にどんな原子が並ぶかが抵抗を左右する。

3 nm世代の目標2〜5×10⁻⁹ Ωcm²は、TiSi₂の計算上の限界1.3×10⁻⁹ Ωcm²の4倍以内にある

接触抵抗率とは、金属と半導体の界面1 cm²あたりの抵抗を指し、コンタクトの抵抗はこれを接触面積で割った値になる。仮に接触面を20 nm角とすると、面積は4×10⁻¹² cm²で、2×10⁻⁹ Ωcm²でも抵抗は500 Ωになる。一辺を10 nmに縮めれば2,000 Ωだ。imecによれば、この抵抗は14 nm世代から寄生抵抗の最大の要因になった¹。面積が縮む分を、接触抵抗率の低下で取り返す必要がある。

Samsungの研究者は、3 nm世代の目標を2×10⁻⁹〜5×10⁻⁹ Ωcm²とおき²、リンを7.3×10²⁰ cm⁻³入れたSiとC49相のTiSi₂の界面を第一原理計算で調べた。理想的な工程条件での限界は1.3×10⁻⁹ Ωcm²で、実測値に近い。目標の上限はこの限界の4倍以内にある。実測では、imecがTiシリサイドで1.5×10⁻⁹ Ωcm²を得ており、imecの目標2×10⁻⁹ Ωcm²をすでに下回った。計算と実測を比較すると、目標帯はどちらの値のすぐ上にある。

3 nm世代の目標帯は、TiSi₂の計算上の限界とimecの実測値のすぐ上にある。理想的な接合の限界はさらに1桁以上低い。

ドーピングの効果は飽和し、残る改善の余地は界面にある

接触抵抗率を下げる手段は、半導体側のドーピングを上げることと、界面の質を高めることの2つだ。Samsungの研究者によれば、ドーピングは障壁を薄くして電子のトンネルを増やすが、その効果は5×10²⁰〜1×10²¹ cm⁻³で飽和する²。さらに下げるには、シリサイドの相と界面の化学状態を通じて、ショットキー障壁の高さと欠陥の分布を合わせ込む必要がある。

同じSamsungのグループは、Si(100)とTiSi₂の界面を5通りの終端で計算した。理想的な接合の限界5.9×10⁻¹¹ Ωcm²に対し、界面での散乱を入れた計算では接触抵抗が1桁上がり、トンネルの起こりやすさは界面の終端と配位欠陥で大きく変わった⁴。この計算のリン濃度は3×10²⁰ cm⁻³で、図1の1.3×10⁻⁹ Ωcm²とは条件が違う。グループは結論で、界面を作り込む余地はまだ大きいと書いている。

imecの2015年の報告は、リンを2×10²¹ cm⁻³入れたSi:Pの上で、Ge注入による非晶質化とTiシリサイド化を組み合わせ、レーザーの表面アニールで活性化を上げて1.5×10⁻⁹ Ωcm²を得た³。障壁を下げるために極薄の絶縁膜を挟むMIS型のコンタクトも調べたが、TiOₓを使ったものは熱安定性が低かった。

シリサイドはNiSiからTiSi₂へ移り、深く細いコンタクトにはCVDで金属を付ける

コンタクトのシリサイドは、世代とともに材料が替わってきた。Applied Materialsは、Coシリサイドを90 nm以下まで延ばした後、65/55 nm以降ではSiの消費が半分で界面が滑らかなNiSiを使う⁵と説明している。そのNiSiは、n型Siに対するショットキー障壁が0.65 eV⁶と高い。imecは、NiがSi（Ge）の中を速く拡散する¹ため微細なトランジスタでは扱いにくいとする。Samsungの研究者は2023年の論文で、現在の標準はTiSi₂だ⁴と書いている。

Samsungの研究者は、シリサイドを数nmの接触面に収めるため、深いトレンチとCVDによる金属成膜を組み合わせるのが一般的だとし²、汚染を最小に抑えながら3次元の形にむらなく付けることの難しさを挙げる。TELも、Tiを含むガスでコンタクトホールの内壁と底へ均一に成膜する⁷CVDを、20年以上手がけてきたとしている。

HF洗浄したSi表面は、大気中で約20分後に再び酸化し始める

Siの表面は、酸化膜を除いても長くはもたない。ASMは2001年の特許の背景説明で、フッ酸で仕上げたSiの表面は大気中で約20分後に再び酸化し始め、0.5〜0.7 nmの酸化膜をすぐに作る⁸と書いている。東北大学のMoritaらは、室温で自然酸化膜が育つには酸素と水分の両方が要り、空気中では層ごとに育つ⁹ことを示した。

ウェット洗浄では、この問題を待ち時間（queue time）の管理で抑えてきた。Applied Materialsは、NiSi用の成膜装置に載せたドライ前処理Siconiについて、従来のフッ酸洗浄で必要だった、洗浄からNi成膜までの厳しい待ち時間管理が要らない⁵と説明する。同社によれば、Siconiはリモートプラズマで作ったエッチャントを使い、SiO₂をSiの20倍以上、SiNの5倍以上の速さで削る。前処理と成膜を同じ装置に載せれば、除去から成膜までの間、ウェーハは真空の中で待つ。

除去と成膜の間に大気を挟むと、Tiを付ける前の表面で再酸化が始まる。真空搬送でつなぐ装置は、除去した面を大気に出さずにTiを成膜する。

TELとApplied Materialsは、酸化膜除去と金属成膜を真空搬送でつなぐ装置を出している

TELは2024年7月、成膜プラットフォームEpisode 1¹⁰を発売した。Siの自然酸化膜を除くOPTCUREモジュールと、Tiを成膜するORTASモジュールを1台に載せ、先端ロジックのコンタクト抵抗を下げる用途を掲げる。同社によれば、真空搬送で酸化膜除去の直後に金属を成膜でき⁷、従来の装置よりコンタクト抵抗が低い。最大8つのプロセスモジュールを載せられ、これは前身Triase+の2倍で、床面積は約45%小さい。

Applied Materialsは、こうした装置を「Integrated Materials Solution」と呼ぶ。Endura Volta Selective W¹¹は表面処理チャンバーと選択W成膜チャンバーを組み合わせた装置で、同社は全工程を連続した高真空で行うことで清浄な界面を保つと説明する。配線側では、2021年のEndura Copper Barrier Seed IMS¹²が7つの工程を1台の高真空装置にまとめ、同社はビアの接触界面の抵抗を最大50%下げたと発表した。

装置	1台でつなぐ工程	メーカーが示す効果
TEL Episode 1（2024年）	自然酸化膜の除去、Ti CVD	従来装置よりコンタクト抵抗が低い
Applied Materials Endura ALPS Ni	Siconi前処理、Ni PVD	洗浄からNi成膜までの待ち時間管理が不要
Applied Materials Endura Volta Selective W	表面処理、選択W CVD	ライナー/バリアと核形成層をなくして導電体積を最大化
Applied Materials Endura Copper Barrier Seed IMS（2021年）	ALD、PVD、CVD、Cuリフロー、表面処理など7工程	ビアの接触界面の抵抗を最大50%低減

特許の段階では、Applied Materialsはさらに長い連続処理を出願している。2018年に優先権を取った米国特許は、ソース/ドレインのコンタクトについて、前処理、ドープした半導体層とシリサイドの成膜、バリア層、アンカー層、導電体の充填、リフローのためのアニールまでを、真空を破らずに1つの処理システムで行う¹³方法を示し、工程を統合することでコンタクト抵抗が下がるとしている。

Applied MaterialsとLamは、界面と充填金属の間の層を減らすMo成膜装置を出している

コンタクトが細くなるほど、界面の上に積む層が断面の多くを占める。Applied Materialsは、接触面の断面積が縮むとライナー/バリアと核形成層が占める割合が増え、導電金属の体積が減るうえ¹¹、抵抗の高い界面が何枚も重なると説明する。

Applied Materialsは2026年2月、単結晶のMoを選択的に成膜するALD装置Centris Spectral¹⁴を発表し、自社のVolta選択Wに比べてコンタクト抵抗を最大15%下げるとした。Lam Researchは2025年2月、MoのALD装置ALTUS Halo¹⁵を発表した。同社によれば、Moは密着層やバリア層を必要とせず工程数が減り、多くの場合で従来のW成膜より抵抗を50%以上改善できる。主要なチップメーカーで認定と立ち上げが進み、早期の採用先は3D NANDの大手と先端ロジックの工場だという。Moの充填と選択成膜はMo contactとselective depositionで扱う。

コンタクトは先に作ったゲートとソース/ドレインの後に入るため、許される熱は小さい。短いアニールがどこまで縮んだかは先端ロジックのアニールが短くなる理由、熱処理とサーマルバジェットの全体像は熱処理・アニールとサーマルバジェットにまとめている。装置メーカーが示す効果は、どれも自社の従来装置との比較だ。真空でつなぐ方式がどこまで目標帯に近づけるかは、量産ラインの接触抵抗率で確かめられる。

関連ページ

• 前工程熱処理・アニールとサーマルバジェット
• 前工程先端ロジックのアニールが短くなる理由
• 前工程Mo contactとselective depositionの量産条件
• 前工程洗浄・表面前工程・再汚染管理
• 前工程GAA量産でinner spacerとcontact resistanceが上限になる理由
• 前工程ソース/ドレインエピタキシーと歪み工学
• 装置・品質アニール装置の時間スケールと供給元
• 企業研究企業研究：Applied Materials
• 企業研究企業研究：東京エレクトロン
• 企業研究企業研究：Samsung Semiconductor
• 企業研究企業研究：Lam Research

出典

15件を表示

1. 1
   imec：7 nm以降のコンタクト抵抗とTiシリサイド（2019年4月）imec-int.com ↩abcd
2. 2
   Samsung：TiSi₂の接触抵抗の限界計算、SISPAD論文（2023年9月）in4.iue.tuwien.ac.at ↩abcd
3. 3
   imec：Ge注入とTiシリサイドで1.5×10⁻⁹ Ωcm²、IEDM論文（2015年12月）doi.org ↩ab
4. 4
   Samsung：Si/TiSi₂界面の散乱と接触抵抗、Solid-State Electronics論文（2023年3月）doi.org ↩ab
5. 5
   Applied Materials：Endura ALPS Co/NiとSiconi前処理の製品ページ（2026年10月閲覧）appliedmaterials.com ↩ab
6. 6
   Applied Physics Letters：硫黄偏析によるNiSi/Siのショットキー障壁の調整（2005年2月）doi.org ↩
7. 7
   Tokyo Electron：Episode 1の連続処理とTi CVD（2025年2月）tel.com ↩ab
8. 8
   ASM：フッ酸処理後のSi表面の再酸化と安定化、米国特許6620743（2001年3月出願）patents.google.com ↩
9. 9
   東北大学：Si表面の自然酸化膜の成長、Journal of Applied Physics論文（1990年8月）doi.org ↩
10. 10
    Tokyo Electron：Episode 1とEpisode 2 DMRの発売（2024年7月）tel.com ↩
11. 11
    Applied Materials：Endura Volta Selective W CVDの製品ページ（2026年10月閲覧）appliedmaterials.com ↩ab
12. 12
    Applied Materials：Endura Copper Barrier Seed IMSの発表（2021年6月）ir.appliedmaterials.com ↩
13. 13
    Applied Materials：真空を破らずに行うソース/ドレインのコンタクト形成、米国特許11114320（2018年12月優先権）patents.google.com ↩
14. 14
    Applied Materials：単結晶Moを選択成膜するALD装置Centris Spectralなどの発表（2026年2月）ir.appliedmaterials.com ↩
15. 15
    Lam Research：Mo ALD装置ALTUS Haloの発表（2025年2月）newsroom.lamresearch.com ↩