先端ロジックのアニールがナノ秒まで縮んだのは、熱を表層だけに閉じ込めるため｜次の限界はパターンで揺れる温度と500℃の天井

先端ロジックのアニールが、炉からスパイクRTPの約1秒、ミリ秒のフラッシュとレーザー、160 nsのUVレーザーへ縮んできたのは、1,000℃を超える熱を表層だけに閉じ込めるためだ。浅い接合を保ちながら活性化を上げる要求に、世代ごとに守るものが加わった。FinFETでは先に作ったゲートとコンタクト、GAAではSi/SiGeの積層、裏面電源と3D積層では貼り合わせ界面と下の層の配線だ。守るものが増えるたびに、後の工程で許される熱の上限、つまりサーマルバジェットの天井は下がり、3D順次積層では525℃未満まで来た。

次の制約は2つある。光で焼く温度が表面のパターンと下の構造で揺れること、そしてエピ成長やゲートの仕上げのように光で一瞬焼く形にしにくい工程を、500℃前後の天井に収める必要があることだ。アニールの役割と方式の全体像は熱処理・アニールとサーマルバジェットにまとめている。

加熱の時間は、炉から秒、ミリ秒、ナノ秒へ桁ごとに縮んだ

Applied Materialsの2002年の特許出願は、RTP（急速熱処理）の昇温速度を毎秒200〜400℃とし、従来の炉の毎分5〜15℃と比べている¹。同じ出願では、幅400 µmの線状の光を毎秒100 cmで走査し、Siの表面を約1,170℃まで、毎秒400万℃を超える速さで上げ下げした¹。幅400 µmの線が表面の1点を通り過ぎるのに、計算で約0.4 msかかる。

スパイクアニールは、ピーク温度で保持しない。Applied Materialsの2003年の特許出願では、ウェーハは1,000〜1,100℃のピークに約1秒以下だけとどまる²。ピークから50℃以内にいる時間を0.9秒まで縮め、ホウ素の拡散を少なくとも10%減らした。

ミリ秒の領域には、フラッシュランプとレーザーが並ぶ。Mattsonは2010年、22 nm世代向けに1,200〜1,300℃、1〜2.5 msのフラッシュアニール³を示した。UltratechのレーザースパイクアニールLSAは、FEOL向けでピーク1,050〜1,350℃、滞在時間0.2〜2 msだ⁴。さらに短いのがSCREENの子会社LASSEのLT-3100で、160 nsのUVパルスで表層を溶かし⁵、ドーパントを活性化する。

加熱を短くするほど、高いピーク温度を表層だけに使える。後の工程を500℃前後から525℃未満に抑える裏面電源や3D積層でも、ナノ秒の加熱なら表層を溶かす温度まで上げられる。

最初の理由は、接合を浅く保ちながら活性化を上げること

時間を縮めた最初の動機は、ソース/ドレインの接合だった。イオン注入で入れたドーパントを働かせるには高温が要り、高温に長くいるほどドーパントは広がる。Mattsonは、15 nm世代では接合深さ7〜10 nmが必要になるとし³、スパイクRTAの温度を下げると欠陥の回復が足りなくなる問題を挙げた。

ミリ秒アニールは、最も高い温度を除けば拡散をほとんど進めずに活性化を上げる。IBMとMattsonの評価では、2.5 msのフラッシュが、0.5 ms未満のフラッシュより箱形に近い急峻な接合と低いシート抵抗を与えた³。ホウ素の接合では、深さ19 nm、シート抵抗496 Ω/sq、急峻さ約3 nm/decadeを得ている。

high-k/メタルゲートとFinFETでは、先に作ったゲートとコンタクトが熱の上限を決める

high-k/メタルゲートの導入で、工程の順番が熱に合わせて組み替えられた。TSMCとimecの特許は、ゲートを先に作る方式ではメタルゲートが活性化アニールで約1,100℃以上にさらされ、デバイスの動作を損なうおそれがあるとする⁶。ゲートを後から作る方式では、メタルゲートの成膜を活性化アニールとシリサイド化の後へ回す。高温の工程を先に済ませ、熱に弱い材料を後から入れる順番だ。

この順番では、後から入る熱が、すでに作った構造を傷める。Ultratechは、FinFETではコンタクトをソース/ドレインの活性化とゲートの後に作るため、低いサーマルバジェットがドーパントの不活性化と意図しないゲートの仕事関数のずれを抑えるとする⁴。ミリ秒アニールは界面層の成長も抑え、high-k/メタルゲートの等価酸化膜厚を薄く保つ。

シリサイドでも同じことが起きる。Ultratechによれば、低抵抗のNiSi相は400〜500℃の2回目のRTAでできる。その後、ショットキー障壁を下げる相の混ざり合いを従来のRTAで起こすには750℃を超える温度が要り、形の劣化、過剰な拡散、抵抗の上昇を招く。ミリ秒アニールなら、時間が短いため約900℃まで凝集が起きない⁴。

コンタクトの抵抗を下げる段階では、時間はナノ秒まで縮む。Applied Materialsは、p型Si0.55Ge0.45のコンタクトにナノ秒レーザーアニールを使い、接触抵抗率を3.4×10⁻⁹ Ωcm²から1.2×10⁻⁹ Ωcm²へ67%下げた⁷。1,000℃のミリ秒レーザーアニールでは3.59×10⁻⁹ Ωcm²にとどまった。imecも2017年のVLSIシンポジウムで、Gaの浅い注入とApplied Materialsのナノ秒レーザーアニールにより、p型SiGeのコンタクトで10⁻⁹ Ωcm²を下回る接触抵抗率⁸を報告した。コンタクトの構造はGAAのインナースペーサーとコンタクト抵抗で扱う。

GAAでは、Si/SiGeの層を重ねるほど下の界面の熱履歴が長くなる

GAAのナノシートは、SiとSiGeを交互に積んだ層から作る。2026年5月のYaoらの論文は、多層のSi/SiGeチャネルをエピで積むと、成長中の熱履歴がたまり、GeとSiの相互拡散と歪みの緩和で界面が劣化する⁹と述べる。4＋4層の積層では、成長中に長く高温にさらされた下側の界面が広がり、Ge濃度が20%から18.5%に薄まった。上側の層は設計どおりだった。著者らは成長温度を区切って下げ、Geの拡散係数を650℃のときの5.6〜7%に抑えたと推定している。

UltratechもSiGeやGeのチャネルについて、熱安定性が低く、Si基板と格子が合わないため、アニール中の物理的な健全性が大きな懸念になるとする⁴。積層を作った後のソース/ドレインのエピ、活性化、コンタクトの熱は、すべてこの積層の界面に積み上がる。

裏面電源と3D積層では、天井が500℃前後まで下がる

裏面電源では、熱を受ける構造に貼り合わせ界面が加わる。表側のトランジスタと配線を作った後にウェーハを裏返し、キャリアウェーハに貼る。imecの手順では、SiCN同士を室温で接合し、250℃で接合後アニールをした¹⁰後、裏面を薄くし、深さ約320 nmのnTSVを作る。TSMCの特許出願は、裏面コンタクトのライナーを300〜400℃で成膜し、成膜温度を約500℃未満に保つとしている¹¹。

装置メーカーも、裏面電源をナノ秒アニールの用途に挙げる。Veecoは2023年11月、ナノ秒アニール装置NSA500を先端ロジックの顧客へ初めて出荷し¹²、用途に裏面電源とコンタクトのアニールを挙げた。Veecoの2024年5月の発表によれば、社名を伏せた先端半導体企業が、2 nm世代のGAAロジック向けにLSA201とNSA500をまとめて発注した¹³。

トランジスタの層を上へ積む3D順次積層では、天井はさらに低い。imecは、下の層のデバイスの劣化を避けるため、上の層を525℃未満で作る必要があるとする¹⁴。CEA-Letiは2018年のIEDMで、UVナノ秒レーザーでドープしたアモルファスSiを再結晶させ、500℃の選択Siエピを示し、500℃にさらした配線の絶縁耐圧が保たれることを初めて示した¹⁵。nMOSとpMOSを縦に重ねるCFETも、上の素子を作る熱が下の素子に積み上がる。

次の限界は、パターンで揺れる温度と、短くできない工程の温度

光で焼くアニールでは、温度がパターンで揺れる。Ultratechは、凝集の手前の高い温度で焼くほど、チップ内のパターン効果を抑え、ウェーハ内とウェーハ間の温度を制御することが非常に重要になるとする⁴。Mattsonは、デバイスのウェーハでは表面の反射率がパターンのないウェーハの70%から10%まで変わり³、そのぶん中間温度とピーク温度の差を大きく取れると報告した。評価では、パターンのないウェーハに吸収層を付けて製品の反射率をまねている。SCREENの熱シミュレーションでは、ナノ秒レーザーで上の層のSiを焼くと、下の配線が密な領域と疎な領域で温度がわずかに変わる⁵。溶かす加熱では、条件の幅も狭い。Applied Materialsの評価では、最適な強さのレーザーで界面のアモルファス層が再結晶し、強すぎるとSiGeのエピ膜が溶けて空洞ができた⁷。

もう1つの限界は、光で一瞬焼く形にしにくい工程だ。imecはCFETで、しきい値電圧を決めるダイポールを最後に入れる方式では熱の量が大きく、低温の置換メタルゲートを使うCFETで課題になるとし¹⁶、熱の総量を抑える入れ方を開発した。3D順次積層の上の層では、通常の高温の信頼性アニールを省いても10年の信頼性を満たす¹⁴ジャンクションレスのトランジスタを作った。CEA-Letiは、500℃で成長させる選択Siエピを実証している。

アニールはナノ秒まで縮んだが、加熱を短くしても解けない制約が残る。次の世代で問われるのは、下の構造や表面のパターンが違っても同じ温度で焼けるか、そしてエピとゲートの工程を500℃前後の天井の下で成り立たせられるかだ。

関連ページ

• 前工程熱処理・アニールとサーマルバジェット
• 前工程イオン注入
• 前工程ソース/ドレインエピタキシーと歪み工学
• 前工程GAAのインナースペーサーとコンタクト抵抗
• 前工程Backside Power Delivery とは何か
• 前工程ForksheetとCFETのロードマップ
• 前工程GAAの深掘りと、その先のロードマップ
• 企業研究企業研究：Applied Materials

出典

16件を表示

1. 1
   Applied Materials：RTPと炉の昇温速度、走査レーザーの加熱（米国特許US7005601、2002年出願）patents.google.com ↩ab
2. 2
   Applied Materials：スパイクアニールのピーク温度と滞在時間（米国特許US6897131、2003年出願）patents.google.com ↩
3. 3
   Mattson：22 nm世代向けの長いミリ秒フラッシュアニール（2010年7月）nccavs-usergroups.avs.org ↩abcd
4. 4
   Ultratech：レーザースパイクアニールの温度・時間と先端ロジックでの用途（2014年12月）sst.semiconductor-digest.com ↩abcde
5. 5
   SCREEN：LT-3100のUVナノ秒レーザーと3D積層での熱シミュレーション（2018年7月）cea.fr ↩ab
6. 6
   TSMC・imec：ゲートファーストでメタルゲートがさらされる温度（米国特許US8012827、2009年出願）patents.google.com ↩
7. 7
   Applied Materials：p型SiGeコンタクトのナノ秒レーザーアニール（2017年7月）nccavs-usergroups.avs.org ↩ab
8. 8
   Solid State Technology：imecのp型コンタクト抵抗率10⁻⁹ Ωcm²未満（2017年6月）sst.semiconductor-digest.com ↩
9. 9
   arXiv：多層Si/SiGe積層の熱履歴と相互拡散（2026年5月）arxiv.org ↩
10. 10
    imec：裏面電源の接合、薄化、nTSVの手順（2022年11月）imec-int.com ↩
11. 11
    TSMC：裏面コンタクトのライナーの成膜温度（米国特許出願US20230015572、2021年出願）patents.google.com ↩
12. 12
    3D InCites：Veeco NSA500の初出荷（2023年11月）3dincites.com ↩
13. 13
    Veeco：2 nm GAA向けLSA201とNSA500の受注発表（2024年5月）markets.financialcontent.com ↩
14. 14
    imec・Soitec：3D順次積層の上層を525℃未満で作る（2018年7月）imec-int.com ↩ab
15. 15
    Solid State Technology：CEA-Letiの500℃プロセスと配線の耐熱（2018年12月）sst.semiconductor-digest.com ↩
16. 16
    imec：CFETのダイポール工程と低温の置換メタルゲート（2026年9月）imec-int.com ↩