ハイブリッドボンディングを選ぶ2条件｜ウェーハ接合は両側の良品率が掛け算

銅パッドどうしと絶縁膜どうしを直接貼り合わせるhybrid bondingという方式は、各社の資料を並べると、2つの条件でmicrobumpより向く。1つは、はんだ接合では届かない細かい接続が要るときだ。はんだの限界をAdeiaは20〜35 µm、imecは10〜5 µmとみる一方、hybrid bondingは2 µm以下を実証している。もう1つは、接合によって製造工程を2枚のウェーハに分けられるときで、Kioxiaの3D NANDがこれにあたる。

一方、ウェーハどうしを貼る方式では両側の良品率が掛け算で効き、microbumpも量産から消えていない。Intelは36 µmのmicrobumpを使う2.5D実装を2019年から量産し、Samsungもmicrobump方式の3D積層を量産対応としている。どの会社のどの製品でhybrid bondingが量産されているかは、産業工程の地図にまとめた。

はんだ接合の限界は5〜35 µmとされ、それより細かい接続はhybrid bondingが受け持つ

接合技術のライセンス会社Adeiaは、従来のmicrobumpの限界を20〜35 µmとし、hybrid bondingは1 µm未満まで詰められる¹と書く。imecのEric Beyne氏は、はんだを使うダイ・ウェーハ接合が10〜5 µmのバンプpitchで頭打ちになるとみる²。imec自身は、hybrid bondingのダイ・ウェーハ接合で2 µm pitchを2024年に実証した。ウェーハどうしでは2023年に400 nm³、2026年5月にEVGと200 nm⁴に届いている。

はんだ接合のpitchは各社の見方で5〜35 µm付近に下限があり、hybrid bondingはそれより細かい9 µmから0.2 µmの領域を受け持つ。

製品でも、この差が密度の差として出ている。IntelのFoveros Direct 3D第1世代は9 µmで⁵、AMDは3D V-Cacheについて、AMDのmicrobump 3D積層に比べ接続密度が15倍超、配線のエネルギー効率が3倍超と⁶、AMDの社内データで示す。

3D NANDでは、接合で工程を2枚のウェーハに分けたことが利点になった

Kioxiaの3D NANDは、接続の細かさと違う理由で接合を選んだ例だ。Kioxiaは162層の第6世代まで、先に作ったCMOS回路の上に記憶セルを作り、セルの信頼性を上げる高温アニールをかけていた。Kioxiaによれば、この熱がCMOSのトランジスタ特性を落とすため、セルの工程に温度の制約がかかっていた⁷。

第8世代（218層）のCBA技術では、CMOS回路とセルを別々のウェーハで作って貼り合わせ、高温の工程をセル側だけにかける。2種類のウェーハを並行して作るので、製造期間も従来の方法より短い。Kioxiaは、CBAを採用した第8世代が前世代に比べて容量密度で50%、書き込み性能で20%高いとしている⁷。この差には、層数の増加を含む世代全体の変更が含まれる。Kioxiaが挙げるCBAの利点は、CMOS回路とセルのウェーハをそれぞれ最適な条件で作れることだ。

ウェーハどうしを貼ると、両側の良品率が掛け算で効く

ウェーハどうしを貼る方式では、片方のウェーハの不良ダイも、もう片方の良品ダイと一緒に積まれる。imecは、ダイをウェーハに置く方式の利点を、良品と確認したダイだけを積めるので複合歩留まりが上がり、大きさの違うダイも積める²ことだと説明する。

良品率を仮に95%とすると、ウェーハどうしを貼った積層の良品率は試算で最大約90%になる。80%どうしなら最大64%だ。imecの説明とこの試算を合わせると、ウェーハ接合に向くのは、上下のダイを同じ大きさで設計でき、それぞれの良品率を高く保てる製品になる。ダイ・ウェーハ接合では、Adeiaがアニール前に不良ダイを外して載せ替える工程¹を提案し、載せ替えた構造の電気歩留まりを約95〜100%としている。W2WとD2Wで損失の出方がどう変わるかは、歩留まりと信頼性の記事で比べている。

microbumpは、2.5D実装とSamsungの3D Cube-Tで量産が続いている

Intelの技術資料では、ダイを横に並べるFoveros 2.5Dのmicrobumpが36 µm pitchだ⁸。Intelは、能動ベースダイを使うFoveros-S 2.5Dを2019年から量産している⁹。3D積層では、Samsungが、TSVと熱圧着接合を使うmicrobump方式の3D Cube-Tを、HBMとCMOSイメージセンサーで実績があり量産に対応できる¹⁰方式としている。同じページで、Samsungはhybrid Cu bondingの3D Cube-Hを6 µm未満で開発中とする。

この比較からは、microbumpの密度と工程で足りる積層ではmicrobumpが使われ続け、それより細かい接続か工程の分離が要るときにhybrid bondingが選ばれていると読める。各社の量産の段階は、TSMC・Intel・Samsungの量産状況で比べている。

関連ページ

• 後工程hybrid bondingの基礎
• 後工程TSMC・Intel・Samsungのhybrid bonding量産状況
• 後工程Hybrid Bondingは産業のどの工程に使われるか
• 後工程Hybrid Bondingの歩留まり・信頼性
• 後工程先端パッケージングとは何か
• 後工程後工程とパッケージング
• 企業研究企業研究：Intel
• 企業研究企業研究：KIOXIA
• 企業研究企業研究：Samsung Semiconductor
• 企業研究企業研究：AMD

出典

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1. 1
   Adeia：再作業できるダイ・ウェーハhybrid bonding工程とmicrobumpの限界（ECTC配布資料）marketing.adeia.com ↩ab
2. 2
   imec：ダイ・ウェーハ接合の2 µm pitchと良品ダイの選別（2024年5月）imec-int.com ↩ab
3. 3
   imec：ウェーハ接合の400 nm pitch（2024年2月）imec-int.com ↩
4. 4
   imec・EVG：ウェーハ接合の200 nm pitch（2026年5月）imec-int.com ↩
5. 5
   Intel：データセンター向けプロセスとFoveros Direct 3Dのpitchintel.com ↩
6. 6
   AMD：3D V-Cacheの接続密度とエネルギー効率amd.com ↩
7. 7
   Kioxia：第8世代BiCS FLASHのCBA技術（EE Times転載、2024年7月）kioxia.com ↩ab
8. 8
   Intel：Foveros Direct 3Dの技術資料（2025年11月）intel.com ↩
9. 9
   Intel：先端パッケージの量産開始年intel.com ↩
10. 10
    Samsung：Advanced Heterogeneous Integration（3D Cube-T・Cube-H）semiconductor.samsung.com ↩