ハイブリッドボンディング：形を選んだ時点で、届くピッチも決まる

Cu-Cu ハイブリッドボンディングで 3D 積層をやる、と決めたとします。次に選ぶのは形です。WoW、CoW、再構成ウェーハの3つ。判断の軸は2本だけです。ダイサイズが揃うかどうかと、良品だけを選んで貼りたいかどうか。この2問に答えると、形はほぼ決まります。

問題は、そこで決まるものが形以外にも及ぶことです。同じ選択が、あとで動かす余地の無いピッチの上限まで一緒に決めます。「CoW を選んだうえで 300 nm ピッチ」という組み合わせは、いまのところ公開の実証がありません。なぜ、貼る単位を選んだだけで、届くピッチまで決まってしまうのでしょうか。

前提として、公開発表で追える範囲を先に引いておきます。積層 CMOS イメージセンサの Cu-Cu ハイブリッドボンディングは報告されています¹1Kagawa ほか, Novel stacked CMOS image sensor with advanced Cu2Cu hybrid bonding (2016)。以後、ピッチを詰めた実証が学会に毎年並び、2019 年には微細ピッチのウェーハ間接合が銅配線ごと報告され²2Theil ほか, Recent Developments in Fine Pitch Wafer-To-Wafer Hybrid Bonding with Copper Interconnect (2019)、2022 年には F2F と F2B の両方で超微細ピッチの Cu-Cu 接合が報告されました³3Kagawa ほか, Development of face-to-face and face-to-back ultra-fine pitch Cu-Cu hybrid bonding (2022)。技術として成り立つかどうかは、10 年前に決着しています。

何をしているのか

はんだの出番はここまでです。銅のパッドと絶縁膜を、平らに磨いて直接くっつけます。常温で絶縁膜どうしを密着させ、加熱して銅を膨張させ、銅どうしを接合します。

はんだの体積が要らずに済むので、パッドのピッチを極端に詰められます。3 枚重ね（WoWoW）で 50 メガピクセルの積層 CMOS イメージセンサを作った 2025 年の報告⁴4Shimizu ほか, Development of a Novel WoWoW Process for 1/1.3-Inch 50 Megapixel Three-Wafer-Stacked CMOS Image Sensor with DNN Circuits (2025)の試作段階では、1 µm ピッチの Cu-Cu 配線と 6 µm ピッチの TSV が報告されています。C2 バンプが数十 µm ピッチであることを思うと、桁が 2 つ違います。

そのうえ、あいだにはんだの層が無いので背が低く、熱抵抗も下がります。

この2つは数字で出ています。3D 積層 HBM のハイブリッドボンディングにまつわる熱の問題をまとめたレビュー⁵5Thermal Issues Related to Hybrid Bonding of 3D-Stacked High Bandwidth Memory: A Comprehensive Review (2025)は、最近の研究を横断したうえで、Cu パッド密度と界面の性質と機械的な後処理を詰めると、接合間の熱抵抗が 22.8〜47% 下がり、縦方向の熱伝導率が最大 3 倍になり、積層高さが 15% 以上縮むとまとめています。同じレビューは、内部の熱抵抗が 12 段を超えたあたりから急に立ち上がることと、設計のしきい値としてCu の被覆率 20% 以上という目安も挙げています。

なぜ隙間を無くすと熱抵抗が下がるのか。ここは「隙間が無いから」の一言では足を掬われます。熱が流れる向きに層を並べ直すと、抵抗は足し算になります。厚さ $t$、熱伝導率 $k$ の層 1 枚が持つ単位面積あたりの熱抵抗は

この式の要点は、薄くても $k$ が小さければ効いてくることです。材料を入れて比べます。

隙間 1 層が、それが隔てているダイ 60 枚ぶんの熱抵抗を持っています。樹脂の $k$ がシリコンの 300 分の 1 だからで、10 µm という薄さは、埋め合わせには遠い。ハイブリッドボンディングは、この層を材料で置き換えるより、層ごと消します。残るのは 0.1 µm の接合絶縁膜だけで、$2.0\times 10^{-5}$ が $7.1\times 10^{-8}$ へ、約 280 分の 1 になります。しかも銅パッドどうしが直接つながっているので、そこは $k=400$ の並列路になります。

それでも系全体の改善率は 22.8〜47% どまりです。ダイ本体、TSV、基板、放熱器がすべて同じ直列に並ぶので、界面 1 枚を 280 分の 1 にしても、全体が動くのはその一部です。界面の改善率と系の改善率は、別の数字として読んでください。ただし段数が増えると界面の数も増えるので、16 段なら界面は 15 枚あり、この項だけが段数に比例して伸びます。レビューが「12 段を超えると内部の熱抵抗が急に立ち上がる」と書いているのは、この伸び方のことです。

だから「熱抵抗が下がる」は副産物のようでいて、HBM ではこれが導入理由そのものになっています。段を重ねるほど下の段の熱が抜けにくくなるところへ、段数に比例して増える側の項を消せるからです。隙間を無くせること自体が、段数の上限を動かします。

接合そのものが何をしているかは、界面を追うと分かります。積層 CMOS イメージセンサの Cu2Cu ハイブリッドボンディングを報告した論文¹以来、向かい合っていた 2 つの銅パッドは、アニールのあいだに結晶が界面をまたいで成長して 1 つになると説かれています。接触した 2 つの銅というより、1 つの銅に近い状態です。

対抗馬を知っておくと、この方式が何を買っているのかが浮かびます。銅どうしを直接つなぐだけなら、熱圧着（TCB）で押しつける手が先にありました。高い温度で長く加圧すれば繋がりますが、その時間と温度ではスループットもデバイス信頼性も割を食います。常温で貼るハイブリッドボンディングは、そのスループットを取り返すための方式です。代金は 3 つ。(a) パッドと配線とウェーハの平坦化、(b) 親水性の滑らかな表面を作る前処理、(c) クリーンルームの清浄度。SiCN を使うハイブリッドボンディングで Cu パッドのリセスを抑える CMP を調べた 2024 年の論文⁶6Minimizing Recess of Cu Pad on Hybrid Bonding with SiCN via Non-selective Chemical Mechanical Polishing and Post-cleaning Steps (2024)が冒頭で「接合面の形状と清浄度が歩留まりを左右するので、CMP による平坦化が鍵の工程になる」と書いているとおりで、CMP の話が中心に来るのは、ここが値札だからです。

3つの形と、それぞれが捨てているもの

選択の軸は2本です。

1. ダイサイズが揃うか。揃うならWoWが速い。別々ならCoWか再構成ウェーハ
2. 良品ダイ選別が要るか。高価なダイを不良と一緒に捨てるのを避けたいならCoW

この 2 本で形が決まるのは、その 2 本がコストの式に入っている変数だからです。W2W・D2W・D2D の 3 つの工程フローについて、活動基準原価でコストと歩留まりを比べた 2014 年の報告⁷7Cost and Yield Comparison of Wafer-to-Wafer, Die-to-Wafer, and Die-to-Die Bonding (2014)は、比較の変数としてダイサイズ、スループット、入荷ウェーハの単価、入荷ウェーハの欠陥密度、残存するダイの欠陥密度の 5 つを挙げています。設計側から動かせるのが最初のダイサイズと、欠陥密度を選別で切る良品ダイ選別の有無。残りの 3 つは、形を選んだ結果として決まります。

この表に、あとで効いてくる項目が1つ紛れています。CoW の欄には、実装機に高い精度が要るという話に続けて、「置きずれの公差を吸収するために、パッドを少し大きめにする」と書かれています。これは接合の要求より、実装機の公差が、パッド設計へ回ってきたものです。パッドを大きくすれば、ピッチも詰められなくなる。この記事の後半で「形を選んだ時点でピッチも決まる」という話が出てきますが、その仕掛けはここにあります。

どの形を選んでも共通で要求されるものがあります。Cuと絶縁膜の表面の平坦度、そして金属のリセス量を作り込むCMPです。銅をわずかに凹ませておいて、加熱時の膨張でちょうど接触させる。この凹み量の管理が全部を決めます。汚れも段差も、そのまま歩留まりへ出ます。

形を選んだ時点で、届くピッチも決まっている

上で 1 µm と書きました。ただしこの数字が意味を持つのは、形を添えたときだけです。

いちばん強い証拠は、同じ年の同じ 3 層構成から出ています。いちばん上をウェーハにするかチップにするかだけで、最小ピッチが 2 倍離れる。

同じ年の、同じ 3 層構成で出た数字です。ウェーハどうしなら 1 µm、上をチップに替えると 2.0 µm。差の原因は接合そのものより、実装の位置精度と、切り出すときに出る粒子のほうにあります。

この2つを同じ土俵の数字として並べられるのは、作り方まで書いてあるからです。

WoWoW の 3 枚は、2 回に分けて貼ります。まず上と中を配線面どうし（F2F）で貼り、中のウェーハを 3 µm まで薄くし、そこへ TSV と裏面の銅パッドを作ってから、下のウェーハへ F2B で貼ります。最後に上の基板を薄くして、カラーフィルタとオンチップレンズを載せる。3 枚重ねというのは、2 回に分けて貼る工程のことです。中を 3 µm まで削るのは、TSV をそこへ通すためです。

この 2 回目の F2B が別の工程である証拠に、専用の検討が立っています。3 層 WoWoW の F2B 構造で微細ピッチの Cu-Cu 接合を作るとき、ウェーハの反りが接合特性へどう乗るかを調べた 2025 年の報告⁹9Ikegami ほか, Development of Fine-Pitch Cu-Cu Hybrid Bonding on Face-to-Back Structure for Three-Layer WoWoW: Impact of Wafer-Warpage on Wafer Bonding Properties (2025)は、題名で変数を 1 つに絞っています。3 µm まで削ったウェーハの反りです。

50 メガピクセル CIS 側の 6 µm ピッチには、電気の裏取りが付いています。F2F・TSV・F2B のすべてが 6 µm ピッチの経路で、1ユニットあたりの抵抗は 0.2 Ω 未満、導通は 100%。さらに 50,000 リンクのデイジーチェーンを 175 °C で 1000 時間保つ応力誘起ボイド試験でも、抵抗は一定のままでした。

F2B CoW のほうは、CMP の働きがそのまま数字になっています。3 層積層の F2B CoW を 2.0 µm ピッチで作った 2025 年の報告⁸8Urata ほか, Advanced Face-to-Back CoW 2.0-μm Pitch Cu-Cu Hybrid Bonding Process for Three Layer-Stacked 3D Heterogeneous Integration (2025)は酸化を抑える添加剤を入れた CMP を持ち込み、同じチップの上に 3.0 µm パッド／6.0 µm ピッチ、1.4 µm ／2.8 µm、1.0 µm ／2.0 µm の 3 構成を作って比べています。

パッドを 1.0 µm まで小さくすると、従来の CMP では導通が半分どまりです。接合方式もパッド寸法も同じで、変えたのは磨き方だけです。上で「この凹み量の管理が全部を決めます」と書いたのは、この 50% と 95% の差のことでした。エレクトロマイグレーション試験も 275 °C・15 mA で回して、予測寿命は10年超が出ています。

この差は 1 社の事情より広いところにあります。公開発表を貼る単位で仕分けると、題名の数字だけで割れます。

ウェーハ側は 0.5 µm から 300 nm まで来ました。チップ側は 2 µm に複数の報告が並び、いちばん細いものでも 1.4 µm です。製品として出荷される値は、これらよりさらに緩い。

3 つの数字は同じ向きを指しています。測っているものが別です。製品の値、チップ側の実証値、ウェーハ側の実証値。同じ「ピッチ」でも、どの段階の数字かを添えて初めて比べられます。

D2W だけが止まっている理由は、接合以外にある

薄化と個片化のあいだ接合面を保護して 2 µm ピッチの直接 D2W を作った 2025 年の報告¹³13Lin ほか, 2 μm Pitch Direct Die-to-Wafer Hybrid Bonding Using Surface Protection During Wafer Thinning and Die Singulation (2025)に、原因が 3 つとも出ています。題名にある「保護」が、そのまま答えです。

1つめは、切り出す前の仮固定です。ダイをウェーハから切り出すには、いったん別の支持体へ貼って薄くします。その仮固定に使う接着剤をスピン塗布して硬化させると、銅パッドが盛り上がり、しかも酸化します。原子間力顕微鏡で測ると、CMP 直後には作れていた面が、薄化のあとで変わっている。貼る面を作ったあとに、貼る面を壊す工程が入るのが D2W の構造的な不利です。

2つめは、その対策そのものが工程を増やすことです。同じ報告は無機の保護層を接合面へ被せてから薄化と切断を行い、プラズマダイシングで切り出しています。断面の TEM では SiCN どうしも Cu どうしも継ぎ目がなく、EDX でも銅は金属のままです。直せます。ただし W2W では省ける層とエッチングが 1 組増えます。

3つめが厄介です。歩留まりがダイの中の場所で変わります。同じ 2 µm ピッチの構造でも、ダイの端に近い測定点と、端から遠い測定点で電気歩留まりが別になる。報告はこれを、端では段差のせいで洗浄が回りにくいためだろうとしています。ウェーハどうしを貼るなら、端は 1 枚に 1 周ぶんだけ。ダイに切ってから貼ると、端がダイの数だけ増えます。

つまりこの記事で立てた 2 本の軸は、実際には3 本目を連れてきます。ダイサイズが揃うかと良品選別が要るかで WoW か CoW かを決めた時点で、届くピッチも一緒に決まってしまう。「CoW を選んだうえで 300 nm ピッチ」という組み合わせは、いまのところ公開の実証がありません。

「数 nm」の上限は 5 nm。3 材料を同じ速さで削る仕事になる

ここまで「数 nm 凹ませる」と書いてきました。その数 nm が実際にいくつなのかは、公開文献が上限を 1 つ与えています。

SiCN を使うハイブリッドボンディングで Cu パッドのリセスを抑える非選択 CMP を調べた 2024 年の論文⁶は、冒頭で条件を言い切っています。Cu パッドのリセスは 5 nm 未満に制御する必要があり、そのために Cu・バリア層・接合絶縁膜の 3 材料の除去速度を揃える、と。つまり狙うのは「数 nm」より狭い帯で、上限が 5 nmです。

同じ論文は、その調整をどこでやるかも書いています。スラリーと酸化剤の希釈で 3 材料の除去速度を近づけ、アルカリ性のバリアスラリーをある希釈率にしたとき選択比がいちばん低くなった。3 つの材料を同じ速さで削ることが目的なので、「Cu をよく削る」CMP とは逆向きのレシピになります。

同じ論文は、SiCN を選ぶ理由も 3 つ挙げています。接合強度が高いこと、ボイドを抑えること、Cu の拡散バリアとして働くこと。従来は SiO₂ が接合絶縁膜でした。絶縁膜を替えると、CMP のレシピも一緒に替わります。

上限の 5 nm は、すでに深すぎる側の端です。サブミクロンピッチの W2W 銅ハイブリッドボンディングを電気的に測った 2023 年の報告¹⁵15Ryan ほか, Electrical Analysis of Wafer-to-Wafer Copper Hybrid Bonding at Sub-Micron Pitches (2023)の 1 µm ピッチ・単層ダマシンでは、チェーンが導通していても、絶縁膜の界面には隙間が残っていました。アニール中に銅が隙間を橋渡ししたぶんだけ、しかも 1000 ビア未満の短いチェーンの一部だけが導通する。「浅ければ絶縁膜が浮き、深ければ銅が手前で止まる」の“深い”側が、5 nm ですでに始まっているということです。

同じ報告は、その先も測っています。同じ 1 µm ピッチでも、二層ダマシン（DD）で作ると、接合後の絶縁膜界面は隙間無く閉じました。ビアチェーンの端の段差を白色干渉計で測ると DD のほうが小さく、ケルビン構造の抵抗も DD のほうが低い。リセスを浅くして逃げたのとは別です。段差の出方そのものを、配線の作り方で変えています。CMP の条件を詰める前に、ダマシンの構成を見直す手があるということです。

貼り合わさっているものの正体は、0.5 µm ピッチの側から出ています。3D 集積向けに 0.5 µm ピッチで高い位置合わせ精度を出した 2023 年の報告¹⁰10Netzband ほか, 0.5 μm Pitch Next Generation Hybrid Bonding with High Alignment Accuracy for 3D Integration (2023)と先端メモリ向けに SiCN 接合界面で 0.5 µm ピッチの W2W を作った 2023 年の報告¹¹11Ma ほか, 0.5 μm Pitch Wafer-to-wafer Hybrid Bonding with SiCN Bonding Interface for Advanced Memory (2023)は、どちらも接合層に SiCN を使っています。接合強度は SiCN の組成で動き、PECVD の条件で調整できる。ところが接合後の界面を TEM と EELS で測ると、SiCN どうしだった界面が 4〜5 nm 厚の SiOx に変わっています。ここまで「絶縁膜どうしを密着させる」と書いてきたものは、アニールのあいだに界面へ酸化層が 1 枚できる過程でした。数 nm の銅のリセスを詰めている横で、界面側にも数 nm の層が生えている。この 2 つが同じ桁にあることが、窓の狭さの正体です。

「加熱で銅が伸びる」は、0.5 µm より下で筋が通らなくなる

ここまでの筋の柱は「加熱すると銅が膨張して凹みを埋める」でした。これは大きいパッドで成り立つ話です。

Cu パッドの機械的な膨張機構をシミュレーションし、膨張量を増やす手立てを調べた 2025 年の報告¹⁶16Hirano ほか, Simulation of Mechanical Cu-Pad Expansion Mechanism and Measures to Increase Expansion (2025)が、Cu パッドの寸法を 0.2 / 0.4 / 1.0 / 2.0 µm と変えて 400 °C での膨張を解いています。同じ量を W2W の Cu/SiCN について解いた2022 年のシミュレーション¹⁷17Tsau ほか, Simulation of Cu pad expansion in wafer-to-wafer Cu/SiCN hybrid bonding (2022)もあります。結論は2つ。側壁の拘束が乗る距離は、壁からおよそ 0.25 µm。パッドが 0.5 µm を切ると、膨張量が急に落ちます。0.25 µm が左右から届くので、0.5 µm のパッドは全面が拘束帯になるからです。

この解析は弾性の枠では扱えません。温度を上げるほど銅が塑性的になる応力ひずみ曲線を実測から作り、それを入れて解いています。単層の銅の温度-応力曲線も、計算と実測がよく合っている。2.0 µm の大きいパッドでは、側壁のすぐそばの変形は小さく、壁から離れるほど膨張が増え、パッドの中心で飽和します。だから次に立てる線膨張だけの式は、上限を見積もるための道具として読んでください。

数字で確かめておきます。3段でたどれます。

まず、温度を上げたときに生じるのは銅の膨張そのものより、銅と下地の差です。ひずみの差を $\epsilon$（無次元）、線膨張係数を $\alpha$（ppm/K）、室温からの温度上昇を $\Delta T$（K）とすると

次に、高さ $h$（m）のパッドが余分に伸びる量は $\epsilon h$ です。上下2枚が向かい合うので、閉じられる隙間 $g$（m）はその2倍。

ここで問題を裏返します。知りたいのは「どれだけ埋まるか」より「その隙間を埋めるには銅がどれだけ要るか」です。$h$ について解くと

${\alpha }_{\mathrm{Cu}}=16.3$ ppm/K はCu ピラーのフリップチップ BGA について熱応力と変形を解析と実測の両方で出した 2010 年の論文¹⁸18Jhou ほか, Thermal stresses and deformations of Cu pillar flip chip BGA package: Analyses and measurements (2010)の値、${\alpha }_{\mathrm{Si}}=2.7$ ppm/K は室温付近のシリコンの一般値です。差は 13.6 ppm/K。室温から 250 °C まで上げるなら $\Delta T=225$ K で

上下のウェーハがそれぞれ 5 nm 凹んでいれば $g=10$ nm。代入すると

片側 1.6 µm。ところが実物の 5 × 5 µm ダマシンパッドで、CMP 後の銅の厚みは 800 nm どまり。要求と実物のあいだに、桁が 1 つ開いています。

では 300 nm ピッチはどうやって導通しているのか。300 nm 配線ピッチの W2W ハイブリッドボンディングを追った 2025 年の報告¹²12Van Huylenbroeck ほか, Wafer-to-Wafer Hybrid Bonding Technology with 300nm Interconnect Pitch (2025)が、そこを別の機構で埋めています。Cu の「bulge-out」（膨れ出し）。200 / 400 nm のパッドの組で、91 nm も膨れ出して不良になった例と、同じ機構で 700 nm ピッチのアレイが良好につながった例が並んでいます。駆動しているものが名指しされています。クリープより、Cu の表面拡散のほう。クリープの有限要素モデルを作って実測に合わせにいった結果、実測と離れるので表面拡散だと結論しています。しかも 230 °C という低い温度で進みます。

同じ機構が、良品と不良の両方を作っています。91 nm の例では、下のパッドが、腐食して凹んだ上のパッドの空洞へ膨れ出して不良になりました。700 nm ピッチのアレイのほうは、同じ膨れ出しで Cu-Cu 界面が持ち上がったおかげで良好につながっている。機構は同じで、膨れる量と相手側の形だけが別です。高さの乏しいパッドでは、膨れ出しがパッドの側壁に大きなボイドを作ることも報告されています。

つまり機構が2つあって、寸法で担い手が入れ替わります。

この違いは実務で効いてきます。熱膨張なら加圧と温度で押せますが、表面拡散には圧力が効きません。同じ「アニールして接合する」でも、細かいピッチへ行った瞬間にレバーが替わります。

公開発表で追える 10 年

年表は、学会発表だけで引けます。

縦に追うと、ウェーハ側とチップ側が別々の速さで進んでいることが分かります。ウェーハ側は 2023 年の 0.5 µm から 2 年で 300 nm。チップ側は 2 µm に複数の報告が並び、2026 年でようやく 1.4 µm です。この記事の主題は、この 2 本の線が並んだまま離れていることそのものです。

実務での使い方

形を決めた時点で、ピッチの上限も決まります。「CoW で 300 nm」は、公開の実証がありません。ピッチ要求が先にある案件では、形の選択がそのまま上限になります。

軸は 2 本、しかも順番があります。ダイサイズが揃うか、良品選別が要るか。この 2 問より先に装置の仕様を追うと、装置のほうが形を決めてしまいます。コストと歩留まりを工程フローごとに比べた 2014 年の報告⁷が変数に挙げているのも、ダイサイズと欠陥密度が先で、スループットと単価はそのあとです。

同じ「ピッチ」でも、どの段階の数字かを添えて初めて比べられます。製品の値、チップ側の実証値、ウェーハ側の実証値。見積書に載るのは製品の値だけです。

リセスの上限は 5 nm です。非選択 CMP を調べた 2024 年の論文⁶が条件として書いている値で、Cu・バリア・接合絶縁膜の 3 材料を同じ速さで削ることがそのまま要求になります。

0.5 µm を境に、使えるレバーが替わります。それより大きいパッドなら熱膨張なので温度と加圧で押せる。小さいパッドは表面拡散なので、圧力が効きません。

形は決まりました。ところが、どの形を選んでも共通で残る要求が 1 つあります。銅を何 nm 凹ませるかです。上の計算は「5 nm 凹んでいたら」という仮定から始めました。その 5 nm は非選択 CMP を調べた 2024 年の論文⁶が与えている上限で、目標値とは別です。この記事で立てた $g=2\epsilon h$ を、パッド高さ 800 nm という実物の値で $g$ の側から解き直します。

熱膨張で閉じられる隙間は、上下あわせて 4.9 nm。片側にすると 2.5 nm 弱です。CMP の上限 5 nm は片側の値なので、上限いっぱいまで凹ませると、熱膨張で埋まる量では手前で止まります。リセスの管理は、上限を守る仕事より、その半分あたりにある狭い窓の中心を当てる仕事になります。