裏面電源の抵抗予算：電源電圧 0.7 倍で許容抵抗は半分

電源電圧が下がるのは、ふつう良い知らせとして語られます。同じ動作で消費が減る。

電源網の側へ回すと、逆の知らせです。電力密度が同じまま電圧が下がると、流し込む電流は増えます。許されるドロップも電圧に比例して縮むので、両側から挟まれる。

縦に流す電流密度は、電圧で割った値

出発点は 1 行です。単位面積あたりの消費電力を $p$ 、電源電圧を $V_{dd}$ とすると、その面積へ縦に流し込む電流密度 $J$ は

J = \frac{p}{V _{dd}}

$p$ を 3 通り、 $V_{dd}$ を 4 通りで表にします。単位は A/mm² です。

$p$	$V_{dd} = 1.0$ V	0.8 V	0.7 V	0.6 V
5 W/mm²	5.0	6.3	7.1	8.3
10 W/mm²	10.0	12.5	14.3	16.7
20 W/mm²	20.0	25.0	28.6	33.3

電力密度 20 W/mm² を 0.7 V で配ると、28.6 A/mm² です。1 mm 角のタイル 1 枚が 28.6 A を縦に受け取る勘定になります。

この量を縦の距離で稼ぐのが裏面給電です。2024 年のナノTSV の銅めっきの報告¹は、電源網をウェーハの裏側へ移すと給電経路が短く直接になり、IR ドロップが 30% 低減、給電の効率がシミュレーション上は最大 7 倍と書いています。表側の配線資源が信号へ空く点も同じ報告にあります。

ここまでは、経路長の話です。以下は、その経路の断面の話になります。

許される電源網の抵抗は、電圧の 2 乗で縮む

ドロップの許容量を $α V_{dd}$ と書きます。 $α$ は 0.05 のような比率です。電源網の実効抵抗を $R_{eff}$ とすると、単位面積あたりの条件は

J R_{eff} \leq α V_{dd}

$J = p / V_{dd}$ を入れます。

R_{eff} \leq \frac{α V _{dd}^{2}}{p}

許される抵抗が $V_{dd}^{2}$ に比例します。電圧は 2 度入ってくる。1 度目は電流を増やす側から、2 度目は許容ドロップを縮める側から。

2026 年の 2nm ノードにおける IR ドロップと電源雑音の解析²が、電源レールの面積と第 1 金属層の混雑から遅延と IR ドロップの綱引きが立つと書くのは、この不等式の両辺のことです。

$V_{dd} = 1.0$ V を基準に、許容抵抗の比を表にします。

$V_{dd}$	$V_{dd}^{2}$	1.0 V に対する許容抵抗	要る導電率の倍率
1.0 V	1.00	1.00	1.00
0.9 V	0.81	0.81	1.23
0.8 V	0.64	0.64	1.56
0.7 V	0.49	0.49	2.04
0.6 V	0.36	0.36	2.78
0.5 V	0.25	0.25	4.00

1.0 V から 0.7 V へ下げると、同じ電力密度でも電源網を 2.04 倍だけ導電的にする必要があります。

用語

電力密度も動くときの合成

$p$ と $V_{dd}$ が同時に動くなら、要る導電率の倍率は

\frac{R _{ref}}{R _{eff}} = \frac{p}{p _{ref}} \cdot (\frac{V _{ref}}{V _{dd}})^{2}

電力密度が 2 倍、電圧が 1.0 V から 0.7 V なら、 $2 \times 2.04 = 4.08$ 倍です。

世代ごとに 2 倍ずつ積まれる量です。配線層を太くする余地は膜厚と層数で頭打ちになるので、経路そのものを短くする方向へ投資が向かう理由が、この掛け算にあります。

なお $α$ を緩めるという手もあります。 $α$ を 5% から 7% へ緩めれば許容抵抗は 1.4 倍になる。代わりに、その 2% はタイミング余裕から差し引かれます。電圧が下がるほど回路遅延は電圧へ敏感になるので、 $α$ を緩める余地も、同じ方向で細っていきます。

ビアの中では、ピッチ径比の 2 乗だけ電流密度が上がる

面で受けた電流は、ビアの断面へ集まります。ここで密度が跳ね上がる。

ビアをピッチ $P$ の正方格子で並べ、直径を $d$ とします。ビア 1 本が受け持つ面積は $P^{2}$ なので、1 本を流れる電流は $J P^{2}$ 。断面積は $(π /4) d^{2}$ 。したがってビア内の電流密度は

J_{via} = \frac{J P ^{2}}{( π /4 ) d ^{2}} = \frac{4}{π} (\frac{P}{d})^{2} J

ピッチ径比 $P / d$ の 2 乗です。 $J = 20$ A/mm² で数を入れます。

$P / d$	倍率 $\frac{4}{π} (P / d)^{2}$	$J_{via}$
5	31.8	0.064 MA/cm²
10	127	0.255 MA/cm²
20	509	1.02 MA/cm²
40	2037	4.07 MA/cm²

$P / d$ を 2 倍にすると、ビア内の電流密度は 4 倍になります。面の側の 20 A/mm² は 2000 A/cm² ですから、 $P / d = 20$ の格子はその 509 倍を銅の中で流していることになる。

薄くするほど、ビア内の電流密度は 2 乗で上がる

ここに、薄化の上限が噛み合います。

同じ 2024 年の報告¹は、ナノTSV のエッチングと充填の工程窓を満たすためにアスペクト比を 3 から 5 の間へ収め、そのためにシリコン基板を 1 µm 未満まで薄くすると書いています。

アスペクト比を $AR = t / d$ と書くと、シリコン厚 $t$ が決まった時点でビア径も決まります。

d = \frac{t}{AR}

これを上の式へ代入します。

J_{via} = \frac{4}{π} (\frac{P AR}{t})^{2} J

$J_{via} \propto (AR / t)^{2}$ 。同じピッチ・同じアスペクト比なら、シリコンを半分まで薄くするとビア内の電流密度は 4 倍になります。

$t$	$AR = 5$ での $d$	$P = 2$ µm での $P / d$	$J_{via}$
2.0 µm	400 nm	5	0.064 MA/cm²
1.0 µm	200 nm	10	0.255 MA/cm²
0.5 µm	100 nm	20	1.02 MA/cm²

薄化はエッチングと充填を楽にしますが、電流密度の側では逆向きに働きます。アスペクト比の窓が $t$ と $d$ を結んでいるので、片方だけを選ぶ余地が消えている。2 つの目標は同じ 1 つのつまみを奪い合っています。

$P$ を詰めれば $J_{via}$ は 2 乗で下がりますが、ビアの本数は 2 乗で増えます。ここが、この勘定に残された自由度です。

着地点がトランジスタへ近いほど、横電界が上がる

裏面から上がってきたビアは、どこかへ着地します。2026 年の 2nm ノードにおける IR ドロップと電源雑音の解析²は、着地点の異なる 3 つの構成を並べて比べています。セル内へあらかじめ埋めたレールへ当てる構成、パワービアで当てる構成、そして裏面コンタクトで端子へ当てる構成です。

トランジスタへ近づくほど経路は短くなります。近づくほど、金属がデバイスへ及ぼす電界も上がります。

2024 年の CFET における埋め込み電源レールの基板リーク抑制の研究³が、この代償を数で示しています。標準セルの高さを 3 トラックまで縮めると、埋め込みレールの金属と基板側の寄生チャネルとの間隔が 13 nm 以下になる。すると横向きの強い電界が寄生チャネルへ掛かり、基板リーク電流が流れます。

間隔 $s = 13$ nm へ $V_{dd}$ が掛かったときの電界を $E = V_{dd} / s$ で求めます。

$V_{dd}$	$E$
0.6 V	0.46 MV/cm
0.7 V	0.54 MV/cm
0.8 V	0.62 MV/cm
1.0 V	0.77 MV/cm

この電界は、セルを縮めるほど上がります。 $V_{dd}$ が変わらず $s$ だけが縮むためです。セル高さの縮小分が、そのまま電界の増加分として基板側へ回る。

同じ研究の対処は、材料の側にあります。バリア材料の比誘電率と TiN ライナの仕事関数を下げるとレール由来の電界効果が抑えられる、と TCAD で示している。間隔 $s$ そのものは縮小の見返りなので、対処の候補から先に抜けています。

レールは、太いほど電流の逃げ道が増える

埋め込みレールには、もう一つ固有の振る舞いがあります。太くすると、エレクトロマイグレーションが悪化する側へ動きます。

2026 年の埋め込み電源レール向けの粒度考慮エレクトロマイグレーションモデル⁴は、埋め込みレールの EM が従来の配線よりも結晶粒の粒度に強く依存することを示し、EM の厳しさがレール幅とともに増すと報告しています。充填材では W・Ru・Mo のうち Mo が最も EM に強く、Ti/TiN ライナまたはバリアレス構成が劣化を大きく緩めた、という順位も付いています。

幅で悪化する理由は、粒界の数え方で取れます。幅 $w$ のレールに平均粒径 $g$ の結晶が入るとすると、断面を横切る粒の数はおよそ

N \approx (\frac{w}{g})^{2}

$w < g$ のとき $N \approx 1$ で、粒界はレールを横切る向きに並びます。この向きの粒界は、原子の流れに対して壁として立ちます。 $w > g$ になると、レールの長手方向へ続く粒界の道が観測されます。粒界拡散は界面拡散や格子拡散より速いので、この道が 1 本つながった時点で寿命が別の桁へ移ります。

$w / g$	$N$	長手方向の粒界の道
0.5	1	横切る向きのみ
1.0	1	ちょうど境目
2.0	4	つながり始める
4.0	16	複数本

埋め込みレールの幅と、そこへ入る結晶の粒径は、どちらも数十 nm の桁です。つまり $w / g$ がちょうど 1 の近くにあり、平均値で語ると寿命の予測が桁でずれる領域に入っている。上の研究がモデルを平均粒径から粒界の生成アルゴリズムへ置き換えたのは、この理由です。

細いレールは抵抗が高い。太いレールは EM が厳しい。2 つの条件が幅という 1 つの変数の両側から作用するので、幅の最適値は 2 つを同時に書いた不等式から出ます。

薄化は、熱を横へ広げる力も削る

ナノTSV の工程窓が求めるシリコン 1 µm 未満¹まで薄くすると、そのシリコンが果たしていた別の役目も一緒に薄くなります。熱を横へ広げる役目です。

厚み $t$ 、熱伝導率 $k$ の層が横方向に持つ熱コンダクタンスは、単位正方あたり $k t$ です。ここへ、裏側の冷却を単位面積あたりの熱伝達係数 $h$ で表すと、ホットスポットが平均化される距離 $L$ は

L = \frac{k t}{h}

$k = 150$ W/(m·K)、 $h = 1 0^{4}$ W/(m²·K) を代入します。この 2 つは手順を示すために据えた値で、実測値と別です。

シリコン厚 $t$	$k t$	$L$
775 µm	0.116 W/K	3.41 mm
50 µm	$7.5 \times 1 0^{- 3}$ W/K	866 µm
5 µm	$7.5 \times 1 0^{- 4}$ W/K	274 µm
1 µm	$1.5 \times 1 0^{- 4}$ W/K	122 µm

775 µm から 1 µm へ薄くすると、平均化される半径が 3.41 mm から 122 µm へ縮みます。比は $775 = 27.8$ です。

意味はこうです。厚いシリコンの上では、1 mm 角の発熱ムラが横へ均されてから外へ出ていました。1 µm のシリコンでは、122 µm より大きいムラは均されずにそのまま温度の山になる。発熱密度の分布の細かさが、そのまま温度分布の細かさになります。

薄膜のシリコンでは熱伝導率自体も界面散乱でバルク値を下回るので、上の表の $L$ は上限の側に立った値です。

裏面という面は 1 枚きりです。電源網が使いたい。冷却も使いたい。面の取り合いは、配線の設計と熱の設計を同じ会議室へ入れます。

定常のドロップだけを仕様に書くと、支配項を取り違える

ここまで抵抗で勘定してきましたが、電源網の電圧変動には抵抗以外の項があります。

2002 年のフルチップ電源雑音とオンチップ電源配線インダクタンスの研究⁵は、0.18 µm CMOS の電源網について、抵抗による IR ドロップ、パッケージのインダクタンス、オンチップ配線のインダクタンスの 3 つを回路シミュレーションで比べ、オンチップの電源配線インダクタンスがフルチップ電源雑音の支配項と結論しています。同じ研究は、静止したままのゲートが持つ容量がデカップリングとして働く効果も勘定に入れている。

Δ V = I R + L \frac{d I}{d t}

第 2 項は電流そのものより、電流の変化率で決まります。だから定常の $I R$ だけを仕様に書くと、第 2 項が抜ける。

2015 年のパワーゲーティング付き電源網のデカップリング容量設計⁶は、この第 2 項の側を改善する設計を追っています。パワーゲーティングはリーク削減の手法ですが、スイッチ時の雑音と復帰時の突入電流という 2 種類の電源雑音を新しく持ち込む。この釣り合いは電源電圧の水準ごとに移るので、同じデカップリング配分が 2 つの電圧で同時に最適になる範囲は限られます。

パッドの並べ方も、この勘定に入ります。2014 年のオンチップ電源分配網における最大電圧ドロップの解析⁷は、正方格子・正三角格子・六角格子の 3 通りのパッド配置について最大ドロップの明示式を誤差の上下界付きで導き、正三角格子が最大ドロップを最小にすることを示しています。現在広く使われているのは正方格子のほうです。

同じ本数のパッドでも、並べ方で最大ドロップが動く。配置は抵抗率や膜厚と違って、材料の投資なしで動かせる変数です。

現場で動く判断

電流密度は $p / V_{dd}$ です。電力密度 20 W/mm² を 0.7 V で配ると 28.6 A/mm²。電圧を下げる提案が来たら、まずこの割り算をやり直します。

許される電源網の抵抗は $α V_{dd}^{2} / p$ です。1.0 V から 0.7 V へで許容抵抗は 0.49 倍、つまり導電率で 2.04 倍が要ります。電圧と電力密度が同時に動くなら、2 つの倍率を掛けます。

ビア内の電流密度は $\frac{4}{π} (P / d)^{2} J$ です。 $P / d = 20$ 、 $J = 20$ A/mm² で 1.02 MA/cm²。面の値とビアの値を、同じ表に 2 列で並べておきます。

薄化の目標値を書く前に、 $J_{via} \propto (AR / t)^{2}$ を掛けます。アスペクト比 3〜5 の窓とシリコン 1 µm 未満¹が結ばれているので、 $t$ を半分にするとビア内の電流密度は 4 倍になります。

セル高さの縮小分は、基板側の電界として戻ってきます。3 トラックでレールと寄生チャネルの間隔が 13 nm³ なら、0.7 V で 0.54 MV/cm。対処はバリアの比誘電率とライナの仕事関数の側にあります。

埋め込みレールの EM は、幅とともに厳しくなります。 $w / g$ が 1 の近くでは平均粒径による予測が桁でずれるので、粒度を明示的に生成するモデル⁴を採ります。充填材の順位は Mo、Ru、W の順です。

シリコンを薄くすると、熱の平均化半径が $t$ で縮みます。775 µm で 3.41 mm、1 µm で 122 µm。発熱密度マップの分解能を、この半径より細かく取ります。

$I R$ だけを仕様に書くと、 $L d I / d t$ が抜けます。オンチップ配線のインダクタンスが支配項になる報告⁵があるので、定常値と過渡値を別々の欄で持ちます。

パッド配置は、材料の投資なしで動かせる変数です。正三角格子が最大ドロップを最小にする⁷という明示式があります。正方格子が既定なのは歴史の側の理由です。

裏面電源の抵抗予算：電源電圧 0.7 倍で許容抵抗は半分

縦に流す電流密度は、電圧で割った値

許される電源網の抵抗は、電圧の 2 乗で縮む

ビアの中では、ピッチ径比の 2 乗だけ電流密度が上がる

着地点がトランジスタへ近いほど、横電界が上がる

レールは、太いほど電流の逃げ道が増える

薄化は、熱を横へ広げる力も削る

定常のドロップだけを仕様に書くと、支配項を取り違える

現場で動く判断

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許される電源網の抵抗は、電圧の 2 乗で縮む

ビアの中では、ピッチ径比の 2 乗だけ電流密度が上がる

着地点がトランジスタへ近いほど、横電界が上がる

レールは、太いほど電流の逃げ道が増える

薄化は、熱を横へ広げる力も削る

定常のドロップだけを仕様に書くと、支配項を取り違える

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