単層 MoS₂ の遮蔽長：0.50 nm、ゲート長 20 nm の 40 分の 1

単層の遷移金属ダイカルコゲナイドを使った FET の報告には、サブスレッショルド係数の劣化が繰り返し出てきます。ゲート長を縮めると係数が増える。

素直な読み方は「チャネルの静電制御が限界に来た」です。本体厚 0.65 nm の材料で、それは早すぎます。

遮蔽長は 0.50 nm、ゲート長 20 nm は 40 倍手前

短チャネル効果の出やすさは、チャネル内でバンドが緩やかに曲がる長さ——幾何遮蔽長 $\lambda$——で測ります。二重ゲートでは

単層 MoS₂ の本体厚 $t_{ch}=0.65$ nm、面直方向の比誘電率を 4、${\epsilon }_{ox}=3.9$、EOT を 0.75 nm として

ゲート長 20 nm は、遮蔽長の 40 倍あります。短チャネル効果が立ち上がる目安を $5\lambda$ に取ると、この材料とこのゲートスタックは 2.5 nm まで持つ計算です。

だから 20 nm で係数が劣化しているなら、原因はチャネルの静電以外にあります。

この構図は、2D 材料の素子で 15 年前から数で指摘されていました。2010 年の単層・多層グラフェン FET の真性チャネル特性と接触抵抗の系統的検討¹1Systematic Investigation of the Intrinsic Channel Properties and Contact Resistance of Monolayer and Multilayer Graphene Field-Effect Transistor (2010)が、4 端子測定で接触抵抗を除いたうえでチャネル特性を層数の関数として追い、Cr/Au 電極の接触抵抗率が $10^3$ から $10^6$ Ω·µm まで 3 桁の幅で動くこと、そしてその高い接触抵抗率が、単層グラフェンチャネルの優れた性能を大きく覆い隠しうることを報告しています。

3 桁です。チャネルの値を材料の値として引用するには、この 3 桁を先に分離する必要がある。

接触の障壁は 2 つで 1 組、片方を下げると片方が上がる

接触の側を数にします。電子側と正孔側の障壁高さは、足すとギャップになります。

片方を下げると、もう片方が必ず上がる。

層数がギャップを動かすので、この和も層数で動きます。2011 年のスクリーンドハイブリッド汎関数による多層 MoS₂ の間接–直接ギャップ遷移の研究²2The indirect to direct band gap transition in multilayered MoS2 as predicted by screened hybrid density functional theory (2011)が、MoS₂ が 2 次元の単層に閉じ込められると間接ギャップから直接ギャップの半導体へ移り、強い発光を示すこと、そして層間相互作用がバンド構造と状態密度に与える効果を、バルクと単層の両方で実験とよく合うギャップ値とともに報告しています。

単層のギャップを 1.9 eV、ある接触の電子側障壁を 0.3 eV とします。

熱電子放出の電流は $\exp (-q{\varphi }_B/kT)$ に比例するので、室温 $kT/q=0.02585$ V で正孔と電子の注入比は

22 桁です。伝達特性で正孔側が沈む理由は、ここにあります。チャネルの p 型ドーピングより手前で、接触からの注入が桁で潰れています。

両方のキャリアを通すには、フェルミ準位をミッドギャップ付近へ整合させる必要があります。そのとき両側の障壁が 0.95 eV になる。n と p を揃える操作は、両方の注入を同じだけ悪くする操作でもあります。

整合を設計できるかどうかは、フェルミ準位のピン止めの強さで決まります。2016 年のファンデルワールス金属–半導体接合の研究³3Van der Waals metal-semiconductor junction, Weak Fermi level pinning enables effective tuning of Schottky barrier (2016)が、2D 金属を使うとフェルミ準位のピン止めが弱くなり、ショットキー障壁を有効に調整できることを報告しています。ピン止めが弱いほど、上の表の行を選べる幅が広がります。

公開素子の係数から、界面準位密度を逆算する

ここからは公開の実測に当てます。

2026 年の極薄コンタクト延長による単層 MoS₂ トランジスタの短チャネル効果耐性の研究⁴4Immunity to Short Channel Effects in Monolayer MoS2 Transistors via Ultrathin Contact Extension (2026)が、厚さ 0.3 nm のコンタクト延長を持つ二重ゲート MoS₂ FET を作り、チャネル長 20 nm、合計 EOT 0.75 nm、$V_{DS}=1$ V でオン電流 460 µA/µm、最大相互コンダクタンス 206 µS/µm、SS 97 mV/dec、DIBL 30 mV/V、しきい値電圧ほぼ 0 V を報告しています。同じ報告が、コンタクト形状の非理想性が短チャネルでの静電的健全性を損ねて、2D チャネルの本来のスケーリング上の利点を覆い隠すという構図を、主張の軸にしています。

SS から界面準位密度を出します。ゲート容量は $C_g={\epsilon }_{ox}/\mathrm{EOT}$ で

室温の SS は $\mathrm{SS}=60(1+C_{it}/C_g)$ mV/dec なので、$C_{it}=C_g(\mathrm{SS}/60-1)$、そして $D_{it}=C_{it}/q^2$。

長チャネル側の値は、報告から逆算した下限です。同じ報告が長チャネル素子に対する SS の増加は 25% 未満と書いているので、$97/1.25=77.6$ mV/dec が下端になります。

20 nm での $1.8\times 10^{13}$ cm⁻²eV⁻¹ は、界面準位が支配している水準です。上の $\lambda =0.5$ nm が示すチャネル側の余裕（40 倍）と重ねると、20 nm の SS を作っているのはチャネルの静電よりゲートスタックの界面の側になります。

もう 1 つ。長チャネルの下限 $8.4\times 10^{12}$ と 20 nm の $1.8\times 10^{13}$ の差は 2.1 倍。この差の出どころが界面準位の増加か、残った短チャネル効果かで、次に手を入れる場所が変わります。前者ならゲートスタック、後者ならコンタクト形状。切り分けには、同じスタックで長さだけを振った系列が要ります。

CV/I は 2.0 ps——駆動電流とゲート容量から出る

同じ報告⁴の数字から、遅延の目安を出します。オン電流 460 µA/µm と最大相互コンダクタンス 206 µS/µm は、20 nm チャネルとして報告のある中で最も高いと書かれている値です。

2.0 ps。公開されているオン電流とゲート容量だけから出る、この素子の真性遅延の目安です。

相互コンダクタンスの効率も出しておきます。

サブスレッショルド領域での上限は $\ln 10/\mathrm{SS}=2.303/0.097=23.7$ V⁻¹ なので、オン状態での効率はその 1.9% です。オンへ入った素子としては普通の位置ですが、この 2 つの数を重ねると、SS を 97 から 60 へ改善したときにオン側で何が動くかが出ます。SS の改善はしきい値近傍の効率を上げる操作で、オン電流そのものを上げる操作とは別です。

2 次元の状態密度は階段で、有効質量の 1 乗

量子容量の側を数にします。

3 次元では有効状態密度が有効質量の 1.5 乗に比例します。2 次元では、閉じ込め方向の運動が凍るので位相空間が $h^2$ あたり 1 状態になり、等エネルギー面が運動量空間の楕円になる。その面積は $2\pi \sqrt{m_y{m}_z}(E-E_{min})$ でエネルギーに比例するので、微分すると

$E$ が消えます。サブバンド 1 本ぶんの状態密度は定数で、全体は階段。有効質量の依存が 1.5 乗から 1 乗へ落ちます。

量子容量は $C_q=q^2{N}_{2D}$ で、酸化膜容量と直列に入ります。この直列の形は、極限まで薄い素子について公開の導出があります。2015 年の極端量子極限における単一ゲート・二重ゲート FET の反転ゲート容量の研究⁵5Inversion gate capacitance of undoped single-gate and double-gate field-effect transistor geometries in the extreme quantum limit (2015)が、単一サブバンド占有の条件で

と書けることを、第一原理的な解析的導出と数値計算の両方で示しています。$N_G$ はゲートの数、$C_{DOS}$ が状態密度容量、$C_{WF}$ が波動関数の広がりに対応する容量、$\eta$ は 1 の桁の定数。ゲートを 2 枚にすると、状態密度の項が 2 倍で乗ります。

酸化膜換算の厚さで書くと足し算になるので、${\epsilon }_{ox}/C_q$ を EOT と比べるだけで結論が出ます。

目減りを 10% 未満に抑える条件は $g{m}^{\ast }/m_0\ge 0.62$ です。シリコンは $2\times 0.19=0.38$ でこれを下回り、15% を払っています。

つまり「状態密度が不足する」という懸念が当たる範囲は、谷の縮退が 1 で有効質量が軽い場合までです。谷が 2 つあって有効質量が 0.45 $m_0$ 級なら、シリコンより有利な側に来ます。

帯端の有効質量以外にも要因がある、という指摘が公開されています。2026 年の単層 PbS MOSFET における帯端有効質量を超えた解析⁶6Beyond Band-Edge Effective Mass, Ultrahigh On-State Current and Electron-Hole Transport Asymmetry in Monolayer PbS MOSFETs (2026)が、電子と正孔の有効質量がどちらも 0.23 $m_0$ 未満で同程度なのに、輸送には著しい非対称が出ることを第一原理量子輸送計算で示しています。ゲート長 9 nm で n 型のオン電流が 7,300 µA/µm を超え、p 型より 5,500 µA/µm 以上高い。

原因も特定されています。価電子帯の輸送窓の中に状態密度の低い広い領域があり、そこが正孔の注入を抑えている。結論は「トランジスタの性能を支配するのは、帯端の有効質量に加えて、輸送窓の中の電子状態の分布である」。

上の表は帯端の値で書いた見積もりです。輸送窓の中の分布が別なら、同じ $g{m}^{\ast }$ でも結果が動く。表は下限の目安として使い、最終の結論は輸送窓の側で取ります。

同じ報告が、5 nm 未満のゲート長ではソース–ドレイン間のトンネルが増えて深刻な短チャネル効果が出ること、そしてアンダーラップの最適化で効果的に緩和できることも示しています。上で出した $5\lambda =2.5$ nm という目安は静電の側だけの数字で、トンネルの側はこの別の壁を作ります。

真性ゲート容量の低下は、遅延で中立か悪化

「2D は薄いので $C_{gate}$ が下がって速くなる」という主張を、式で検算します。ゲート容量の中身が何本の項に割れるかは、上の2015 年の反転ゲート容量の導出⁵が与えています。

速度飽和した素子のオン電流は $I\approx W{C}_{gate}(V_g-V_t)v$。負荷が次段のゲートなら $C_{load}=W{L}_g{C}_{gate}$ なので

$C_{gate}$ が約分されて消えます。

真性ゲート容量の低下は、遅延では中立か悪化、駆動電流では確実に損です。得になるのは、下がっているのが重なり容量やフリンジ容量のような寄生容量のときだけ。

2D FET でその寄生容量を作っているのは、コンタクトの構造でした。上の公開素子が 0.3 nm のコンタクト延長を使っているのは、厚いコンタクトからのフリンジ電界を減らす操作です。

同じ言葉で語られる 2 つを、分けて数えます。真性ゲート容量が下がったのか、寄生容量が下がったのか。前者なら利得はゼロか負、後者なら本物です。

面で作る側は、核形成が律速

素子が成り立った先に、面で作る工程が要ります。

2017 年のアルカリ金属ハロゲン化物による MOCVD 単層 MoS₂ の核形成抑制の研究⁷7Suppressing Nucleation in Metal-Organic Chemical Vapor Deposition of MoS2 Monolayers by Alkali Metal Halides (2017)が、Mo と S の有機金属前駆体で c 面サファイア上へファンデルワールスエピタキシーを行い、成長開始前に KI や NaCl のようなアルカリ金属ハロゲン化物へ基板を Mo 前駆体とともに曝すと、単結晶ドメインの横方向寸法が 2 桁以上大きくなることを報告しています。

機構は核形成の抑制です。核が立ちにくくなるぶん、立った核が大きく育つ。転写後は化学的に純粋な MoS₂ が得られ、ポリマー電解質ゲート素子での電界効果測定では極低温で 100 cm²/Vs 近い電子移動度が出ています。

ここで、この記事の 2 本の線が合流します。単層は事実上、界面だけでできている。だから誘電体と環境の選び方が移動度を直接動かします。上で逆算した $D_{it}=1.8\times 10^{13}$ cm⁻²eV⁻¹ は、その界面の品質そのものです。

「厚くすれば移動度は上がる」という逃げ道には、$\lambda$ が値段を付けます。$\lambda \propto \sqrt{t_{ch}}$ なので、本体厚を 4 倍にすれば遮蔽長は 2 倍。単層を選んだうえで、ゲートスタックの側で散乱と準位を減らすほうへ問題が移ります。

現場で動く判断

1. 二重ゲートの遮蔽長は $\lambda =\sqrt{{\epsilon }_{ch}{t}_{ch}\mathrm{EOT}/(2{\epsilon }_{ox})}$ です。単層 MoS₂・EOT 0.75 nm で 0.500 nm。$5\lambda$ の目安ならゲート長 2.5 nm まで持ちます。

1. ゲート長 20 nm は遮蔽長の 40 倍手前です。そこで SS が劣化しているなら、原因はチャネルの静電以外にあります。

1. 接触抵抗率は 3 桁の幅で動き、チャネルの性能を覆い隠します¹。報告された移動度を材料の値として引用する前に、抽出条件のチャネル長と絶縁膜厚を数えます。

1. 障壁は 2 つで 1 組で、$q{\varphi }_{Bn}+q{\varphi }_{Bp}=E_g$ です。0.3 eV / 1.6 eV なら注入比は $10^{-21.8}$。正孔側が沈む理由は、ドーピングより注入の側にあります。

1. 両方のキャリアを通すミッドギャップ整合は、両側を 0.95 eV にします。n と p を揃える操作は、両方の注入を同じだけ悪くする操作でもある。2D 金属でピン止めを弱める³と、選べる行が増えます。

1. SS から界面準位密度が逆算へ回せます。$D_{it}=C_g(\mathrm{SS}/60-1)/q^2$。公開素子の 97 mV/dec⁴・EOT 0.75 nm なら $1.8\times 10^{13}$ cm⁻²eV⁻¹。

1. 長チャネル側の下限は $8.4\times 10^{12}$ cm⁻²eV⁻¹ です。差は 2.1 倍。出どころが界面準位の増加か残った短チャネル効果かで、手を入れる場所が変わります。同じスタックで長さだけを振った系列が、その判断材料になります。

1. 公開の数字から出る CV/I は 2.0 ps です。ゲート容量 0.921 fF/µm、オン電流 460 µA/µm、$V=1$ V。遅延の比較はこの形で揃えます。

1. 2 次元の状態密度は階段で、有効質量の 1 乗です。$C_q=4\pi g{q}^2\sqrt{m_y{m}_z}/h^2$。3 次元の 1.5 乗則を持ち込むと外します。

1. 目減りを 10% 未満に抑える条件は $g{m}^{\ast }/m_0\ge 0.62$ です。シリコンは 0.38 で 15% を払っている。谷が 2 つで $m^{\ast }=0.45m_0$ なら 7%、シリコンより有利な側です。

1. 予測には輸送窓の中の分布まで要ります⁶。電子と正孔の質量が同程度でも、輸送窓の中の状態密度分布で 5,500 µA/µm の差が出る。上の表は下限の目安として使います。

1. 真性ゲート容量の低下は、遅延で中立か悪化、駆動電流で損です。$\tau =L_g\Delta V/((V_g-V_t)v)$ で $C_{gate}$ が約分される。得なのは寄生容量が下がるときだけです。

1. 核形成の抑制でドメインが 2 桁大きくなります⁷。面積の側の律速は核形成で、素子側の律速はコンタクト形状とゲートスタック。2 つは別の工程に載っています。