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VOL.04 先端パッケージングの寸法 第 20 回 / 全 42 回

実装の分類の第 2 軸:貼る順番と、丸いウェーハの端の捨て代

実装の呼び名を並べた一覧には、あいだに何を挟むかのほかに、どの順番で貼るかというもう 1 本の軸があります。丸いウェーハから四角いダイを取ると端が無駄になり、その取り代が 1 mm 変わるだけで取れる個数が 24% 落ちることから、パネルで作る利点も考えます。

24 分 標準 式 4 図 2 出典 9

この回の目次(10 節)
  1. §1 7 段の一覧には、軸が 2 本ある
  2. §2 第 1 軸の端にあるのは、挟むものがゼロの状態
  3. §3 第 2 軸は、どの順番で貼るか
  4. §4 その順番を、前工程のどこまで押し込めるか
  5. §5 丸い板から四角を取ると、端が捨て代になる
  6. §6 端の取り代を 1 mm 動かすと、個数が 24% 落ちる
  7. §7 四角い基板が連れてくるもの
  8. §8 シリコンを小さくする側の答え
  9. §9 熱は、どの軸にも同じようにかかる
  10. §10 現場で動く判断

この回で示すこと

  1. 7 段の一覧には、挟むものと貼る順番の 2 本の軸がある。
  2. 挟むものがゼロの端が 3.3D、貼る順番そのものが 3.5D。
  3. 丸い板から四角を取ると端が捨て代になり、端の取り代を 1 mm 動かすと個数が 24% 落ちる。
端の取り代 1 mm で落ちる取り数 24 %

2D、2.1D、2.3D、2.5D、3D、3.3D、3.5D。7 段の一覧を上からたどると、1 本の階段に映ります。

ところがこの一覧には、実際に使うと噛み合わせが崩れる箇所が 1 つあります。ある製品について「これは 2.5D ですか、3.5D ですか」と聞かれたとき、答えが両方になることがある。2.5D と 3D なら、どちらか一方に決まります。3.3D も同じで、他の段とは排他です。3.5D だけが、他の段と同時に成り立ちます。

前提は2D から 3.5D までの 7 段に揃えてあります。そちらは「配線をどこへ敷くか」という 1 本の軸で 7 段を並べ直した記事です。

7 段の一覧には、軸が 2 本ある

手がかりは、分類そのものを提示している論文の側にあります。2023 年のチップレット設計とヘテロジニアス集積のレビュー1は、5 つの構成を (a) から (e) まで並べたうえで、その 5 つを 2 組に割って、組ごとに別の動機を当てています。

構成何をしているか論文が挙げる動機
(a) チップ分割機能ごとに別ダイへ割るコストと技術の最適化
(b) チップ分断大きいダイを小さく切るコストと歩留まり
(c) 薄膜層を基板直上へビルドアップ基板の上に薄膜配線形状と性能
(d) 有機インターポーザ基板の上に有機インターポーザ形状と性能
(e) TSV インターポーザ基板の上に TSV インターポーザ形状と性能

(a)(b) と (c)(d)(e) は、そもそも別の問題へ答えています。

  • (c)(d)(e) は「チップとパッケージ基板のあいだに何を挟むか」への 3 通りの答えです。薄膜層か、有機インターポーザか、TSV インターポーザか。3 つは互いに排他で、挟めるのは 1 種類だけ
  • (a)(b) が答えているのは、シリコンをどこで割るかです。割ったあと何を挟むかは、この時点では未定のまま

論文が動機を 2 組に分けているのは、この差を反映しています。形状と性能で決まるのは挟むもののほう、コストと歩留まりで決まるのは割り方のほうです。

図 01
A. 動機の割れ目が、軸の割れ目 (a) チップ分割(b) チップ分断 コストと技術の最適化コストと歩留まり どこで割るか (c) 薄膜層を基板直上へ(d) 有機インターポーザ(e) TSV インターポーザ 形状と性能形状と性能形状と性能 何を挟むか B. 7 段は、2 本の軸を 1 列へ押し込んだもの 順番 \ 挟むもの薄膜層・ブリッジ有機インターポーザパッシブ TSV/TGVアクティブ TSV/TGV挟むものがゼロ 共通基板の上で集積 2.1D2.3D2.5D3D 3.3D 載せる前に接合 3.5D3.5D3.5D3.5D3.5D
5 つの構成には動機が 2 組あり、その割れ目がそのまま軸の割れ目になっています。チップ分割とチップ分断はコストと歩留まりで決まり、薄膜層・有機インターポーザ・TSV インターポーザは形状と性能で決まる。前者は「どこで割るか」、後者は「何を挟むか」。7 段の番号はこの 2 本を 1 列へ押し込んだもので、3.5D だけが第 2 軸の値なので、他の段と同時に成り立ちます。

第 1 軸の端にあるのは、挟むものがゼロの状態

第 1 軸を右へ進むと、挟むものは薄膜層 → 有機インターポーザ → パッシブ TSV → アクティブ TSV と厚くなります。その先に 1 つだけ、質の別な値があります。ゼロです。

2025 年のチップレットとメモリ集積の報告2は、この方向を 2 つの事実で挟んでいます。

  1. バンプピッチが 20 µm を切ると、はんだマイクロバンプの熱圧着はハイブリッド銅接合へ置き換わる
  2. 一方でパッケージ全体の寸法は大きくなる。同じパッケージへ載せるチップレットと HBM の数が増えるため

2 つが同時に起きると、あいだに挟む板は「細かくて、かつ大きい」ものになります。同じ報告は、その解としてカスタム HBM を選択肢に並べています。HBM 側のロジックベースをシステム側の設計として作り直す、という方向です。

ロジックベースを作り直すと、なぜ挟む板がゼロになるのか

従来の HBM は、ロジックベースダイがインターフェース変換だけを担当します。SoC との通信は、インターポーザ上の細線 RDL が横へ引く。SoC と HBM のあいだの数千本を横方向へ通すために、挟む板が要る。

ロジックベースをシステム側の設計にすると、SoC が持っていた機能の一部が HBM 側へ移ります。そのぶん、SoC と HBM のあいだで交換する信号が減る。横へ引く本数が減れば、縦に積んで直結する道が開きます。

代償は、分業の形が動くことです。ロジックベースがシステム固有になるので、汎用の HBM として棚へ配る前提から離れます。メモリを買う取引から、メモリを共同設計する取引へ移る。3.3D は実装技術の名前ですが、実体は取引形態の変化です。

この代償が付くのは、第 1 軸ではこの値だけです。軸の端にあるだけで、連続した延長線上にあるわけでもありません。

第 2 軸は、どの順番で貼るか

第 2 軸のほうは、2024 年のダイ・ツー・ウェーハ ハイブリッドボンディングの報告3に、そのまま書かれています。

この方式の利点として挙げられているのは、ダイ間のはんだ界面を丸ごと取り去ることによる電力効率と熱性能の向上です。数字が 3 つ並びます。

項目値
I/O ピッチ10 µm 未満
ダイ配置精度(現行)200 nm 未満
ダイ配置精度(次世代機)100 nm 未満

この 3 つが、第 2 軸を支えている条件です。配置精度 200 nm というのは、ピックアンドプレース機の桁から 2 つ離れています。これが要るために、この工程はどこで実施するかが限られます。

報告は、その限られ方を明示しています。「非常に細かいピッチを実現する要件と清浄度の要件から、この組み立て技術は通常、前工程の最後のステップに位置づけられる。」

ここが第 2 軸の正体です。第 1 軸は「どの層を挟むか」という空間の選択でした。第 2 軸は「どの工程でつなぐか」という時間の選択です。空間の選択と時間の選択が独立なのは当然で、だから 3.5D は他のどの段とも同時に成り立ちます。

「前工程の最後」へ据えると、何が動くのか

同じ Cu-Cu 接合でも、据える先で意味が動きます。

  • 後工程で貼る — 良品ダイ選別を通したダイだけを使えます。清浄度の要件を満たす設備を後工程側へ持ち込む必要が出ます
  • 前工程の最後で貼る — 清浄度はすでに満たされています。かわりに、この時点で選別が済んでいる必要があります

報告は、新しいクラスタツールの追加によって後工程事業者と積層メモリの領域へ採用が広がりうる、と書いています。つまり現状は前工程側にあり、後工程側へ動く途中である。

現場の判断としては、ここが割れ目になります。「3.5D を採る」と決めた時点で、接合を自社の前工程の最後へ据えるか、外部の後工程へ委ねるかが同時に決まります。第 1 軸の選択だけなら、この決定は後回しのままで済みます。

その順番を、前工程のどこまで押し込めるか

第 2 軸を前工程側へ押し込む動きは、2026 年の報告4でもう一段進んでいます。

微細ピッチのハイブリッドボンディングに加えて、酸化膜貫通ビア(TOV)を融着接合で作る方式が並べられています。位置づけは「ハイブリッドボンディングのプロセスが抱える難所を避けたまま、微細ピッチのスケーリングを可能にする」というものです。

同じ報告は、この一連の動きの目的としてシステムの分解(ディスアグリゲーション)を掲げています。モノリシックな大きいダイは歩留まりが落ち、コストが上がる。だから分解する。分解した断片を高い密度でつなぎ直すために、微細ピッチの接合が要る。

第 2 軸を押し込む動機は、第 1 軸とは別のところから来ています。

軸何で決まるか参照
第 1 軸(挟むもの)形状と性能2023 年のレビュー
第 2 軸(貼る順番)コストと歩留まり、清浄度と配置精度2024・2026 年の報告

冒頭の表で動機が 2 組に割れていたのと、同じ割れ方です。分類の軸が 2 本あるのは、決め手になる量が 2 組あるからです。

丸い板から四角を取ると、端が捨て代になる

ここから基板の形の話へ降ります。丸いウェーハをやめて四角いパネルへ母材を移す方式が挙げる理由は、一語で「面積効率」です。この一語を、幾何だけで数字にします。

出発点になる比は、2016 年のファンアウト実装のコスト比較5に載っています。

母材面積
370 × 470 mm パネル1,739 cm²
300 mm ウェーハ706 cm²

比は 2.46 倍。1 枚あたりで 2 倍以上の個数が取れる、というのがまず第一の働き方です。

ただし取れる個数の比は、面積比より小さく出ます。丸い板から四角を取ると、端が捨て代として残るためです。

素直に立てると、こうなります。一辺 の正方形は、中心から四隅までが あります。四隅を円の中へ収めるには、部品の中心が半径 の同心円の中にあれば十分です。だから

も も落ちて、部品の一辺と板の半径の比だけが残ったままです。2 乗なので、 が大きくなると損が加速します。

露光の 1 ショットは 26 × 33 mm で 858 mm²、正方形に直すと一辺 29.3 mm。 mm なので

3 ショットぶんを継いだ 2,574 mm²、一辺 50.7 mm なら

一辺が 1.7 倍になっただけで、0.743 から 0.579 へ落ちます。

この式は下界どまりです

ところがこの を、そのまま答えとして使うと損を過大に見積もります。「中心が半径 の円の中」という条件は、十分条件であって必要条件から離れているためです。

正方形が円に収まる厳密な条件は、四隅のうち最も遠い 1 点が円の中にあることです。中心を とすると

この領域は円より広い。軸の上()では、 が まで届きます。、 なら 122.5 mm で、下界の式が許す mm より 8 mm 外側です。対角線方向へ遠い部品だけを想定した条件が、軸方向の余地を切り捨てていたということです。

厳密な条件で、実際に格子を敷いて数えます。格子の原点を 2 通り(格子点が中心にある配置と、半ピッチずらした配置)試して多いほうを取ります。

部品の一辺下界の式実際に並ぶ個数占める面積の割合
29.3 mm(1 ショット)0.74368 個0.825
50.7 mm(3 ショット継ぎ)0.57921 個0.765

どちらも下界の式より 8〜19 ポイント高い。特に大きいほうでの開きが大きく、下界どおりに受け取ると「3 ショット継ぐと 42% が捨て代」となるところ、実際は 23.5% です。

ここが実務上の判断どころです。大きいインターポーザを検討するとき、素直な で判断すると、パネルへ移る動機を実際より 18 ポイントぶん大きく見積もることになります。式の導出で「十分条件」を使った箇所は、結論の向きを保ったまま大きさだけを動かします。

端の取り代を 1 mm 動かすと、個数が 24% 落ちる

上の 68 個・21 個は、板の縁まで使い切った値です。実際の丸い板には、縁に手を触れる領域と膜質が崩れる領域があり、そこを外します。この取り代を mm として、 で数え直します。

端の取り代 0123456
丸い板・一辺 50.7 mm21212116161616
丸い板・一辺 29.3 mm68626261616157
370 × 470 パネル・一辺 50.7 mm63636363636363
370 × 470 パネル・一辺 29.3 mm192180180180180180180

大きい部品の行を見てください。取り代が 2 mm から 3 mm へ動いた瞬間、丸い板では 21 個から 16 個へ落ちます。1 mm で 24% です。半径にすると 0.7% の変化で、個数が 4 分の 1 消えます。

同じ 1 mm で、パネルの側は 63 個のまま平らです。0 mm から 6 mm まで、ずっと 63 個です。

なぜ丸い板だけが階段状に落ちるのか

丸い板では、最も外側の列が円弧に沿って斜めに並びます。その列の部品は、四隅のうち 1 点だけがぎりぎり円の内側にあるという状態で成り立っている。半径がわずかに縮むと、その列が一斉に円からはみ出します。

四角いパネルでは、最も外側の列は辺と平行です。取り代が増えても、列が消えるのは が 1 つ下がる瞬間だけ。、 なら で、 が 6 mm でも のままです。余裕が 0.3 列ぶんあるので、6 mm の縮みはその内側に収まります。

だから「面積効率」は、平均値の話であると同時に感度の話です。丸い板では、端の取り代・部品寸法・格子の原点という 3 つの条件が、どれも個数を階段状に動かします。四角い板では、この 3 つが同じ大きさで動いても個数が動きにくい。見積もりの誤差が小さいこと自体が、大きい部品では意味を持ちます。

なおパネルの側にも、1 ショット部品の行には 0 mm → 1 mm で 192 → 180(−6%)という段があります。パネルにも階段はあります。段の高さが別です。

図 02
A. 一辺 50.7 mm の部品、取り数と端の取り代 70503010 0123456 端の取り代 m(mm) パネル 63 個 丸い板 21 → 16 個 −24%(半径 −0.7%) B. 最外列の並び方が別 最外列は円弧に沿って斜めに並ぶ 四隅の 1 点がぎりぎり内側 半径が縮むと、列が一斉に円の外へ落ちる 最外列は辺と平行 余裕が 0.3 列ぶんある 取り代 6 mm でも 7 列のまま 面積効率は、平均値の話であると同時に感度の話 見積もりの誤差が小さいこと自体が、大きい部品では意味を持つ
3 ショット継ぎの部品では、丸い板の取り数が端の取り代 2 mm から 3 mm のあいだで 21 個から 16 個へ落ちます。半径にすると 0.7% の変化で、個数が 24% 消える。同じ範囲でパネルは 63 個のまま平らです。丸い板では最も外側の列が円弧に沿って斜めに並び、半径がわずかに縮むとその列が一斉に円の外へ落ちるためで、四角い板では最外列が辺と平行なので、列が消えるのは整数の切り下がりが起きる瞬間だけになります。

ただし、個数が 2.46 倍でも、費用の下がり方は 2.46 分の 1 から離れます。2016 年のコスト比較5は、この点を明示しています。「多くの高コストな製造活動は、パネルやウェーハの表面積と無関係である。」そして 2019 年の活動基準原価による解析6も、同じ結論を繰り返したうえで、歩留まりの影響を独立した節として立てています。

面積効率は分母の話です。分子——工程 1 回あたりの費用と、その工程の歩留まり——は別に計算する必要があります。

四角い基板が連れてくるもの

母材が四角くなると、材料も変わります。シリコンからガラスへ、TSV から TGV(through-glass via)へ。

2020 年のガラス実装のレビュー7は、ガラスを選ぶ理由を 3 つ挙げています。

性質値・内容
熱膨張係数2〜12 ppm/K の範囲で、用途に応じて調整できる
ヤング率比較的大きく、1 桁 µm の精度での加工を支える
加工パネル寸法で、数百万個のビアと数千個の抜き穴を形成する方法が確立しつつある

熱膨張係数を選べる、という項目が乗ります。シリコンは 2.6 ppm/K 付近で固定です。ビルドアップ基板は 15 ppm/K 前後。あいだに挟む板の熱膨張係数を選べると、上下の差を分け合う設計が成り立ちます。

同じレビューは、残っている難所も並べています。密着力と電気特性を両立する金属化プロセスの確立、そして高周波用途・Gbit/s 級の高速デジタル用途がガラスへ課す追加の要求です。

シリコンを小さくする側の答え

母材を四角くするのと並行して、シリコンそのものを小さくする道もあります。2025 年のファンアウト埋め込みブリッジの報告8が、その形を示しています。

有機インターポーザにブリッジダイを埋め込み、そのブリッジに TSV を通す(FO-EB-T)。報告はこの構成の利点をこう書いています。「この 3D 実装はシリコンインターポーザを取り去り、コスト面での利点を得たうえで、機能の異なるチップどうしを TSV の形で直結する。」

大きいシリコンの板を買うかわりに、小さいシリコンの橋を埋める。第 1 軸で言えば、パッシブ TSV インターポーザから薄膜層・ブリッジの側へ戻る動きです。

方向が 2 つあることになります。

  1. 母材を四角くする(丸い板 → パネル)
  2. シリコンを小さくする(大きいインターポーザ → 埋め込みブリッジ)

どちらも、大きいシリコンの板を買わずに済ませるための手段です。上で数字にしたとおり、部品が大きいほど 1 番の重みが増します。一辺 29.3 mm では丸い板でも 68 個取れて、取り代 1 mm での落差は 6 個。一辺 50.7 mm では 21 個しか取れず、取り代 1 mm で 5 個落ちます。同じ 1 mm が、大きい部品では 5 倍の重みを持ちます。

熱は、どの軸にも同じようにかかる

最後に、2 本の軸のどちらにも横断的にかかる量が 1 つあります。熱です。

2025 年の 2.5D・3D チップレット集積の熱管理レビュー9は、公開されている研究を横断して一貫した閾値を報告しています。

構成冷却の形目安
2.5D空冷で足りる約 300 W
3D液冷またはハイブリッド冷却+高性能 TIM約 350 W

この 2 行は、第 1 軸の上で隣り合う 2 つの値のあいだに、冷却方式の断層があることを示しています。同じレビューは、支配的な要因としてインターポーザの熱伝導率と TIM の特性を挙げています。

つまりインターポーザは、第 1 軸では「配線を敷く板」として選ばれますが、熱の側では「熱を広げる板」としても同時に効いています。ガラスへ移ると熱伝導率はシリコンより 2 桁下がるので、上で挙げた熱膨張係数の自由度と、熱を広げる能力は、同じ選択の表と裏になります。

レビュー自身は、この分野の限界も書いています。既存の研究の多くは個別のパッケージや単一の設計変数に閉じていて、設計初期に熱的な見通しを合否する一般的な方法論は、まだこれからの課題である。現時点では、300 W・350 W という目安を入口に使い、構成が決まってから個別に解くのが現実的です。

現場で動く判断

  1. 軸は 2 本です。「3.5D です」と言われたら、あいだに何があるかを別に聞きます。第 1 軸の値(薄膜層/有機/パッシブ TSV/アクティブ TSV/ゼロ)と第 2 軸の値(載せる前に接合するか)は独立で、片方が決まっても、もう片方は未定のままです。
  1. 第 2 軸を選ぶと、工程の場所が同時に決まります。配置精度 200 nm 未満と清浄度の要件から、ハイブリッドボンディングは前工程の最後へ集まります。「3.5D を採る」は、自社の前工程を使うか外部へ委ねるかの決定を含みます。
  1. 丸い板の取り数は、 で見積もると低く出ます。この式は十分条件から立てた下界です。厳密な条件 で格子を数えると、一辺 50.7 mm で 0.579 対 0.765。18 ポイント違います。
  1. 大きい部品では、平均値より感度を追います。一辺 50.7 mm の部品は、端の取り代が 2 mm から 3 mm へ動くだけで 21 個から 16 個へ落ちます。半径 0.7% で個数 24%。同じ範囲でパネルは 63 個のまま平らです。見積もりが揺れやすいこと自体が、丸い板の不利です。
  1. 面積比 2.46 倍を、費用比 2.46 分の 1 と受け取るのは行きすぎです。2016 年のコスト比較5が書くとおり、高コストな工程の多くは表面積と無関係に費用が立ちます。面積効率は分母だけの話です。
  1. 熱は最初に確かめます。2.5D は空冷で約 300 W、3D は液冷または高性能 TIM 併用で約 350 W が目安です。構成を確定する前にこの桁を当てておくと、第 1 軸の選択肢が先に絞れます。

の式も取り数の表も、四角い母材なら端の損が小さくなると言うだけで、その四角い母材を実際に流せるかどうかについては黙っています。パネルは反ります。露光の視野は不足します。めっきの均一性は辺の長さで乗ります。取り代 1 mm の 24% を取りに行く価値がパネル固有の難所に見合うかどうかは、そちらの数字のほうで判断してください。

出典

  1. 1 Lau, Recent Advances and Trends in Chiplet Design and Heterogeneous Integration Packaging (2023) doi:10.1115/1.4062529
  2. 2 Heterogeneous Packaging Technologies for Chiplet and Memory Integration (2025) doi:10.4071/001c.129076
  3. 3 Die to Wafer Hybrid Bonding for Heterogeneous Integration (2024) doi:10.37665/waazlfy84423
  4. 4 Fine-Pitch Hybrid Bonding and TOV Fusion Bonding for Scalable Chiplet Architecture and System Disaggregation (2026) doi:10.37665/wawcfkj49819
  5. 5 Cost Comparison of Fan-out Wafer-Level Packaging to Fan-out Panel-Based Packaging (2016) doi:10.4071/isom-2016-wa32
  6. 6 Cost Comparison of Panel Level and Wafer Level Fan-out Packaging (2019) doi:10.4071/2380-4491-2019-dpc-presentation_ta2_001
  7. 7 Glass in Wafer- and Panel-Level Packaging: Changes, Challenges, Hurdles and Barriers (2020) doi:10.37665/wahyjcl58782
  8. 8 Fan-Out Embedded Bridge with TSV (FO-EB-T) Package Solution for Enhancing HPC Application (2025) doi:10.4071/001c.129736
  9. 9 Thermal Management Challenges in 2.5D and 3D Chiplet Integration: A Review on Architecture–Cooling Co-Design (2025) doi:10.3390/eng6120373