2D・2.1D・2.3D・2.5D・3D・3.3D・3.5D は何が別なのか

2D、2.1D、2.3D、2.5D、3D、3.3D、3.5D。小数点つきの名前が 7 つあります。数字が大きいほど新しくて高度なのでしょうか。だとしたら、いま新しく立ち上がる製品に 2.3D があるのは、なぜでしょうか。

答えから書きます。2.3D は 2.5D の下位互換とは別です。2.5D の代替案です。

小数点つきの世代名が7つ並んでいると、数字が大きいほど新しくて高度なのだろうと読みたくなります。私もそう読んでいました。ところが2026年時点の実際の流れは逆で、業界は 2.5D から降りる方向へ動いています。2.3D も、CoWoS-L も、3.3D も、目指しているのは同じ一点です。

その一点とは、大きなシリコンの板を使わずに済ませること。

この軸で並べ直すと、7つの名前が1本の線に乗ります。仕事の判断も変わります。「2.5D を 2.3D へ落とす」は性能を諦める妥協より、面積がある閾値を超えたときの正解になりうる、ということです。

用語

インターポーザ・ブリッジ・RDL

この先ずっと出てくる 3 語です。どれも「細い配線を通す層」ですが、大きさと作り方が別です。

インターポーザ（interposer）— チップとパッケージ基板のあいだに挟む板。SoC と HBM の両方が乗るので大きく、本記事に出てくる実例は 1245〜3320 mm²。シリコン製なら TSV（through-silicon via、板を垂直に貫く導体）で上下を導通させる
ブリッジ（bridge、LSI ＝ local silicon interconnect）— 細い配線が本当に要る境目だけを担当する小さいシリコン片。板の代わりより、板の一部分だけの代わり。周りは樹脂で埋める
RDL（redistribution layer、再配線層）— 別に作って挟むより、その場で積んでいく薄膜の配線層。有機の絶縁膜と銅で作るので、シリコンの板とは別

区別が要るのは、面積と歩留まりの関係が 3 つで別だからです。インターポーザは面積がそのまま歩留まりへ乗り、ブリッジは小さいのでほとんど乗らず、RDL はシリコンより樹脂なのでシリコン欠陥密度の話に乗りません。下の表の「細い配線をどこへ敷くか」は、この 3 つのどれを使うかという意味です。

図 01

7つの世代名が分類しているのは1つのことだけ。SoCとHBMをつなぐ細い配線を、断面のどの高さへ敷くかです。この軸で並べ直すと、2.5D から CoWoS-L、3.3D への動きが「大きいシリコンから逃げる」1本の線になります。3.5D だけは置き場所より、貼る順番の話です。

名前が7つある理由は、置き場所が7通りあるから

CoWoS、CoWoS-R、CoWoS-L、3.3D、3.5D、InFO、i-THOP。目にするたびに増えていく名前ですが、分類しているのは1つのことだけです。

SoCとHBMは隣り合って載ります。この2つのあいだを、µmを切る細さの配線で数千本結んで初めて帯域が足ります。パッケージ基板の配線は太すぎて届きません。だから細い配線だけを載せた板を1枚、SoCとHBMの下に敷きます。

この板を何で作り、どこへ敷くか。それだけが分類の軸です。

世代名	細い配線をどこへ敷くか	通称
2D	板を敷かずに済ませる。ビルドアップ基板かfan-out RDLで直につなぐ	—
2.1D	ビルドアップ基板の上に薄膜層かブリッジを足す	有機インターポーザの微細配線¹、埋め込みブリッジ系
2.3D	TSV の無い有機インターポーザに置き換える	一体型の有機インターポーザ基板²
2.5D	TSVインターポーザ（シリコンの板）を敷く	CoWoS、CoWoS-S
—	大きすぎる板をやめ、橋を樹脂に埋めて敷き直す	CoWoS-L
3D	板よりチップを縦に積む	3D V-Cache
3.3D	板をやめて、cHBMをSoCの上へ直接積む	—
3.5D	パッケージに入れる前にチップレット同士を貼り合わせる	SoIC＋CoWoS

小数点は精密さの順位とは別です。2.3D は 2.5D の下位互換より、2.5D の代替案です。ここが読んでいて混乱する最大の原因でした。

起点は 2.5D（CoWoS）

CoWoS は、ロジックとメモリをシリコンインターポーザの上に載せ、それをパッケージ基板へ載せる構造です。業界はこれを後から 2.5D と呼びました。構成の変遷そのものは、次世代 HPC 向けの 2.5D システムインパッケージとして CoWoS アーキテクチャの進化を追った 2023 年の報告³が 1 本にまとめています。

ここから、半導体・パッケージ・基板の境目が溶けます。ウェーハバンピング、WLP、FOWLP、チップレット、RDL、HBM、ガラス基板、熱設計。どれも「半導体側の仕事」と「パッケージ側の仕事」の両方に載るようになりました。

そして 2.5D は自分の成功に潰されかけている

HBMを増やすほど帯域が伸びるので、SoCの周りへ配るHBMの数が増え続けます。すると板が大きくなります。

板の大きさ	中身	レチクル比
1245 mm²	1 SoC + 4 HBM	1.5×
1660 mm²	1 SoC + 6 HBM	2×
2500 mm²	2 SoC + 8 HBM	3×
3320 mm²	2 SoC + 12 HBM（トランジスタ1兆超）	4×

レチクル1枚ぶんが約 830 mm² です。4倍の板は、露光機が一度に焼ける面積の4倍ということで、それ自体が別の工夫を要します。そのうえシリコンの板は面積が増えるほど歩留まりが落ちます。2500 mm² を超えたあたりで、大判TSVインターポーザの歩留まり損失が持たなくなりました。

定規のほうを疑っておく：830 mm² は 858 mm² のこと

上の表の「レチクル倍率」は、830 mm² という1つの数字を定規にしています。リソグラフィ側から追うと、同じ量に別の数字が出てきます。

0.33 NA の露光機の最大フィールドは 26 mm × 33 mm。掛けると 858 mm²。実装側で使われる 830 mm² とは 3% 離れます。3% なので倍率の筋は変わりませんが、830 は物理定数より実用値だということは頭に入れておいたほうがいい。フィールドいっぱいに四角を敷き詰められる場面はまず無いので、実装側が少し引いた値を使っているのだと読めます（この解釈はこの記事のもので、どちらの側も理由を伏せています）。

変わらないのは 830 のほうより、26 × 33 という枠のほうです。High-NA（0.55 NA）では、マスクの大きさはそのまま反射率を保つために走査方向のレンズ倍率が 8× になり、ウェーハ上の最大フィールドが 26 mm × 16.5 mm、つまり 429 mm² に半減します。High-NA EUV 露光機の利点と開発状況をまとめた論文⁴が、この枠の変更を正面から追っています。その帰結はこうです。「26 mm × 16.5 mm より大きいチップでは、露光フィールドの継ぎ合わせ（stitching）が必要になる。継ぎ合わせると、どの層もマスクと露光が2回以上要る。」継ぎ合わせの実際は、アナモルフィック結像での stitching を可能にする条件と、約 1 µm の除外帯を追った 2020 年の論文⁵が数字で書いています。

これは板の話より、板の上に載るチップの話です。インターポーザは 64〜65 nm で作るので High-NA の出番はありません。ところが SoC 側には乗ります。レチクル 1 枚に近い大きさの SoC なら、High-NA を使う世代で同じ面積を作るだけで 2 フィールドぶんの継ぎ合わせになります。

つまり「大きいシリコンから逃げる」圧力は、パッケージ側からだけでなく露光側からも同時にかかっている。板を小さくする理由と、SoC をチップレットに割る理由が、別々の分野で別々に立っていて、向きが同じです。露光機の値段のほうから見ても、同じ向きの圧力がかかります。

図 02

同じ縮尺で横へ配すと、HBM を 4 個から 12 個へ増やすあいだに板がレチクル 1 枚の 4 倍まで膨らみます。そして露光側では High-NA でフィールドが 858 mm² から 429 mm² へ半減する。板を小さくする圧力と SoC を割る圧力が、別の分野から同じ向きにかかっているということです。

CoWoS-L：板をやめて、橋を埋める

2023 年に出た答えが、板の全面をシリコンにするのをやめることでした。答えは 2 本の論文へ割れています。次世代 HPC 向けの 2.5D システムインパッケージとして CoWoS アーキテクチャの進化を追ったもの³と、超大面積のウェーハスケール 2.5D 実装を支持キャリアの再配線層で実現するもの⁶です。インターポーザが 2500 mm² 以上になったら一部を置き換えるという線は、この 2 本が並んで引いています。

細い配線が本当に要るのは、SoCとHBMが向かい合う境目だけです。それ以外の場所は太い配線で足ります。そこで、細い配線とTSVと深溝キャパシタを持った小さいシリコン片（LSI＝local silicon interconnect、要は橋）だけを作り、それを樹脂（EMC）に埋めて、周りはfan-out RDLでつなぎます。これで再構成インターポーザ（RI）が1枚仕上がります。

橋は小さいので歩留まりが高く、樹脂の部分は大面積でも安い。大判シリコンの弱点だけを切り出して捨てた構造です。

「面積が増えると歩留まりが落ちる」を、式にしておく

ここから先は歩留まりを数字で使います。その数字がどこから出るのかを、先に作ります。

面積 $A$ を、微小なマス $n$ 個に割ります。1 マスに欠陥が乗る確率は $D_{0} A / n$ 。マスどうしが独立なら、歩留まりは全マスが空である確率です。

Y = n \to \infty lim (1 - \frac{D _{0} A}{n})^{n} = e^{- D_{0} A}

指数関数は誰かが選んだ形より、独立性から出てきます。ここが後で乗ります。

ではブリッジは、この式のどこを動かしているのか。同じ板を $k$ 枚に割って、全部が良品である確率を出してみます。

Y_{k} = (e^{- D_{0} A / k})^{k} = e^{- D_{0} A}

割るという操作が生む改善は、ゼロです。総面積が変わらないからです。CoWoS-L がやったのは分割より、シリコンの総面積そのものを減らすことでした。3X の板 2500 mm² のうち、細い配線が要る境目だけを 50 mm² のブリッジ 6 個（合計 300 mm²）で置き換える（この置き方はこの記事の仮定です）。 $A$ が 25 cm² から 3 cm² へ落ちるので、 $D_{0} = 0.05$ /cm² なら

\frac{e ^{- 0.05 \times 3}}{e ^{- 0.05 \times 25}} = e^{0.05 \times 22} = e^{1.1} = 3.0

3 倍。分割に意味が出るのは、割ったあとで良品だけを選べるときだけです。ブリッジは貼る前に 1 個ずつ選別が利きます（良品ダイ選別）。

補足

サフィックスは「インターポーザの中身」を指している

CoWoS の末尾一文字は世代番号とは別です。板が何でできているかを表しています。

名前	末尾の意味	インターポーザの実体
CoWoS-S	Silicon	TSV付きシリコンインターポーザ。元祖
CoWoS-R	RDL	有機のRDLだけ。シリコンなし
CoWoS-L	LSI（local silicon interconnect）	シリコンブリッジをEMCに埋め、上下をRDLで結ぶ

L は Large の頭文字とは別です。Local です。「細い配線が要るのは境目だけ」という上の一文が、そのまま名前になっています。

歩留まりの働き方を数字にしておきます（欠陥密度 $D = 0.05$ /cm²、 $Y = e^{- D A}$ とした場合。この $D$ は仮定です）。

板	面積	歩留まり
1X インターポーザ（830 mm²）	8.3 cm²	66%
2X（1660 mm²）	16.6 cm²	43%
3X（2500 mm²）	25 cm²	29%
LSI ブリッジ 1 個（50 mm² 相当）	0.5 cm²	97.5%

3X の板は 71% の確率で捨てることになります。ブリッジ6個なら全数良品の確率が $0.97 5^{6} = 86%$ 、しかも貼る前に個別に選別できる。「3X レチクルでは歩留まり損によるコストが割に合わない」と言われるのは、この差のことです。

同じ発想に、実装ごとの名前が付いています。EMIB（基板のキャビティに埋める）、FO-EB-T（橋にTSVを通して上下も抜く）、そして特許 US 11,410,933（2021年5月7日出願）。

モデルを替えると大板は 1.5 倍動く。橋は変わらない

上の歩留まりの表は Poisson モデルです。歩留まりモデルの側から追うと、この式は「クラスタが無いとき」の特別な場合どまりです。

欠陥が塊で出る（クラスタする）ことを織り込むと、負の二項モデル（NBM）になります。

Y = (1 + \frac{A D _{0}}{φ})^{- φ}

$φ$ はクラスタリング係数で、大きいほど欠陥が一様という意味です。 $φ \to \infty$ で Poisson に戻り、実用上の $φ$ は 1 から 5 のあいだとされています。

$ln (1 + u) \leq u$ なので $φ ln (1 + A D_{0} / φ) \leq A D_{0}$ 、つまり有限の $φ$ では NBM の歩留まりはつねに Poisson 以上になります。Poisson は悲観側の下限です。

同じ $D_{0} = 0.05$ /cm² のまま、 $φ$ を振ってみます。

板	面積	Poisson	$φ = 5$	$φ = 2$	$φ = 1$
1X（830 mm²）	8.3 cm²	66.0%	67.1%	68.6%	70.7%
2X（1660 mm²）	16.6 cm²	43.6%	46.4%	49.9%	54.6%
3X（2500 mm²）	25 cm²	28.7%	32.8%	37.9%	44.4%
LSI ブリッジ 1 個（50 mm²）	0.5 cm²	97.53%	97.54%	97.55%	97.56%

3X の板は 28.7% から 44.4% まで動きます。1.55 倍。ところがブリッジは 97.53% から 97.56% どまりです。0.03 ポイント。

理由は式の形で分かります。 $A D_{0} ≪ φ$ のとき $(1 + A D_{0} / φ)^{- φ} \approx e^{- A D_{0}}$ になるので、小さい面積ではどのモデルも同じ答えへ着く。モデルの選び方が乗るのは、 $A D_{0}$ が $φ$ に近づく大面積側だけです。

図 03

2 本の曲線は原点付近で重なり、面積が増えるほど離れていきます。だから 0.5 cm² の橋ではどちらのモデルも 97.5% を返すのに、25 cm² の 3X の板では 28.7% と 44.4% に割れる。板の絶対値はモデル依存で、橋との比較だけがモデルから自由だということです。

この記事の結論は生き残ったままですが、根拠の一部は取り下げる必要があります。

「3X の板は 71% の確率で捨てる」は、モデル依存の数字です。クラスタを織り込むと 56% になりうる
「ブリッジは 97.5%、6個そろえても 86%」は、モデルから自由な数字です（ $φ = 1$ でも 86.2%）
したがって「大板よりブリッジのほうが歩留まる」という比較自体は、モデルの選択に対して頑健です

大板の絶対値を語るときはモデルを添える。比較を語るときは添えなくてよい。面積換算という操作そのものが Poisson を前提にしていて、実測すると 1 本の曲線からずれることもあります。 $D_{0}$ の値も仮定のままなので、この表は順序を追うためのものとして読んでください。

3.3D：板そのものをやめる

インターポーザを外すという選択です。

cHBM（カスタムHBM）をSoCの上にアレイ状に積み、SoCを有機コアかガラスコアのビルドアップ基板へ直接ボンドします。横に並べていたものを縦に積んだので、SoCとHBMのあいだの距離が縮み、板が要らなくなります。2027年の量産予定です。

cHBM は回路の変更より、誰が設計するかの変更

cHBM を「カスタム版の HBM」と受け取ると、要点を外します。起きているのは、設計の持ち主が動くという変化です。

いまの HBM（DRAM ＋ロジックベース）の仕様を握っているのはメモリメーカーの側です。そこでシステム側が、メモリメーカーと組んで、ロジックベースをロジックチップへ設計し直す。これが cHBM でした。

2 つの語は役割が別です。

ロジックベース — HBM スタックの底にいて、DRAM 層と外側（SoC）とのやりとりを管理する。汎用の計算や複雑な演算のために設計されてはおらず、担当はデータ転送と制御。つまり翻訳と交通さばきだけ
ロジックチップ — 計算を実行する本体のほう。システムの「脳」にあたる

cHBM は、メモリの底にあった翻訳機を、脳へ置き換える変更です。その脳は使う側ごとに別なので、メモリメーカー 1 社では仕様が決まりません。ロジックチップを作る側とメモリを作る側が別々になるというのは、この分業の組み替えが製造の分担にそのまま出た形です。

積み方の側も、同じ時期に替わります。HBM2／HBM3 は DRAM どうしを TSV とマイクロはんだ接合で積んでいますが、将来の世代では Cu-Cu ハイブリッドボンディングへ移ります。前工程側で貼ってからパッケージへ入れる、という手順そのものは、3D 異種集積のためのシステムオンインテグレーテッドチップスを追った 2019 年の報告⁷で体系化されたものです。この記事の最後に 3.5D の中身として出てくる「先に Cu-Cu で貼る」が、HBM スタックの内側にも入ってくる、ということです。

3.5D：パッケージに入れる前に貼る

最後の1つは、置き場所より順番の話です。

チップレットをパッケージ基板やインターポーザへ載せる前に、チップレット同士をCu-Cuハイブリッドボンディングで先に貼り合わせておく。これが 3.5D です。前工程側で貼るぶんパッケージが小さくなり、電気特性も良くなります。

この「先に貼る」を支える接合技術は、3D 異種集積のためのシステムオンインテグレーテッドチップスを追った 2019 年の報告⁷と同じ年の 3D マルチチップ集積の報告⁸で体系化されています。チップレット同士を前工程側で貼り、そのかたまりを 2.5D のインターポーザへ載せるという二段構えが、そこで出来上がりました。

構成の典型はこうなります。

演算チップレットと I/O ダイを、先に Cu-Cu で貼る。演算部は最先端ノード、I/O とキャッシュは微細化の恩恵が薄いので 1 世代前、という作り分けが同時に入る
そのかたまりを TSV インターポーザへ載せ、周囲を HBM スタックが囲む。ここから先は 2.5D と同じ
板の側は CoWoS-L に移り、レチクル 5 倍級の面積まで伸びる。橋を樹脂に埋める構造なので、面積が増えてもシリコンの総面積は変わらない

一貫して同じ方向へ動いている

年	報告	細い配線をどこへ移したか
2014	一体型の有機インターポーザ基板で作る 2.5D パッケージ²	板を有機へ替える（2.3D）
2018	基板系の工程で作る微細配線の 2.1D パッケージ¹	基板の上へ薄膜層を足す（2.1D）
2019	3D 異種集積のための SoIC⁷／3D マルチチップ集積⁸	パッケージの前に貼る（3.5D の土台）
2023	CoWoS アーキテクチャの進化³／支持キャリアの再配線層⁶	2500 mm² 超では大判シリコンをやめ、橋を樹脂に埋める

15年変わっていないのは、「細い配線が要るのはSoCとHBMの境目だけ」という事実です。ここは普遍的な部分として読めます。

変わり続けているのは、その細い配線をどこへ移すかです。板に載せる（2.5D）→ 板を有機に替える（2.3D）→ 板の必要な部分だけ切り出す（CoWoS-L）→ 板をやめる（3.3D）。大きいシリコンから逃げる方向へ、一貫して動いています。理由はどの段階でも同じで、面積が増えると歩留まりが落ちるからです。

理解チェック

$D_{0} = 0.05$ /cm²、 $Y = e^{- D_{0} A}$ 。使う数はこれと下の表だけです。

	面積	Poisson 歩留まり
1X の板（830 mm²）	8.3 cm²	66.0%
2X の板（1660 mm²）	16.6 cm²	43.6%
3X の板（2500 mm²）	25 cm²	28.7%
LSI ブリッジ 1 個（50 mm²）	0.5 cm²	97.5%

3X の板を、総シリコン面積を変えずに 6 枚へ割る。6 枚とも良品である確率は何 % か。28.7% から何ポイント動くか。

同じ 3X の板のうち、細い配線が要る境目だけを 50 mm² のブリッジ 6 個（合計 300 mm² ＝ 3 cm²）へ置き換える。6 個とも良品である確率は何 % か。板に対して何倍か。

同じ置き換えを 2X と 1X にも当てる（ブリッジ 6 個・合計 3 cm² はそのまま）。倍率はそれぞれ何倍か。3 つ横へ配すと、「CoWoS-L はいつでも正解か」に何と答えることになるか。

その 3 の答えは、 $φ$ を 1〜5 のどこへ取っても変わらないか。

答え：

28.7%。0 ポイント。1 枚あたり $e^{- D_{0} A /6}$ を 6 乗すると $(e^{- D_{0} A /6})^{6} = e^{- D_{0} A} = e^{- 1.25} = 28.7%$ で、割る前の式に戻ります。指数の肩に乗るのは総面積 $A$ だけなので、割る操作のあいだ $A$ は変わりません。「チップレットに割ったから歩留まる」という言い方はここで消えます。

86%、3.0 倍。ブリッジ 1 個が $e^{- 0.05 \times 0.5} = 97.5%$ 、6 個そろう確率が $0.97 5^{6} = 86%$ 。板の 28.7% に対しては $e^{- 0.05 \times 3} / e^{- 0.05 \times 25} = e^{1.1} = 3.0$ 倍です。動いたのはシリコンの総面積そのもので、25 cm² が 3 cm² へ落ちている。1 と 2 を分けているのは 6 という割り方より、消えた 22 cm² です。そのうえブリッジは貼る前に 1 個ずつ選別できる（良品ダイ選別）ので、86% は上限のほうとは別です。

2X で 2.0 倍、1X で 1.3 倍。3X の 3.0 倍と並べて 3.0 / 2.0 / 1.3。倍率は消えたシリコン面積だけで決まり、 $e^{0.05 \times 22} = 3.00$ 、 $e^{0.05 \times 13.6} = 1.97$ 、 $e^{0.05 \times 5.3} = 1.30$ です。板が小さいほど、同じ置き換えの取り分が指数で縮む。だから答えは「いつでも正解とは言えない」。行き先はどれも 86% なのに、出発点が 3X では 28.7%、1X では 66.0% だからです。置き換えが大きく効くのは板が大きいときだけで、記事が置き換えの線を 2500 mm² に引いているのと向きが合います。2.3D や CoWoS-L を選ぶかどうかは、性能を諦めるかどうかより、板が何 cm² かで決まります。

向きと順序は変わらないが、倍率そのものは動く。 $φ = 1$ では板が 28.7% → 44.4% で 1.55 倍動くのに対し、ブリッジは 97.53% → 97.56% で 0.03 ポイントどまり。 $(1 + A D_{0} / φ)^{- φ}$ は $A D_{0} ≪ φ$ で $e^{- A D_{0}}$ へ戻り、ブリッジは $A D_{0} = 0.025$ 、板は $A D_{0} = 1.25$ だからです。その結果、3X の 3.0 倍は $φ = 1$ では 86.2 ÷ 44.4 ＝ 1.9 倍まで落ちます。それでも 3X・2X・1X の順に取り分が大きいという順序と、「置き換えたほうが歩留まる」という向きは、 $φ$ を 1〜5 のどこへ取っても変わりません。倍率を口にするときはモデルを添える。置き換えるかどうかの判断には関係しません。

この流れで引っかかりやすい語が 3 つあります。「板」と「細い配線」の実体、Cu-Cu で先に貼るという操作、そして830 mm² という定規です。

製法まで降りると、2.3D が「妥協」より別の作り方である理由が腑に落ちます。3.5D の中身そのものは「先に Cu-Cu で貼る」なので、貼り方を知らないまま、3.5D だけを他の 6 つと同じ軸に並べることはできません。830 mm² は物理定数より実用値で、この記事のレチクル倍率の表は、全部その 1 つの数字に乗っています。定規を替えれば、倍率の欄は全部動きます。

2D・2.1D・2.3D・2.5D・3D・3.3D・3.5D は何が別なのか

名前が7つある理由は、置き場所が7通りあるから

起点は 2.5D（CoWoS）

そして 2.5D は自分の成功に潰されかけている

定規のほうを疑っておく：830 mm² は 858 mm² のこと

CoWoS-L：板をやめて、橋を埋める

「面積が増えると歩留まりが落ちる」を、式にしておく

モデルを替えると大板は 1.5 倍動く。橋は変わらない

3.3D：板そのものをやめる

cHBM は回路の変更より、誰が設計するかの変更

3.5D：パッケージに入れる前に貼る

一貫して同じ方向へ動いている

出典

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名前が7つある理由は、置き場所が7通りあるから

起点は 2.5D（CoWoS）

そして 2.5D は自分の成功に潰されかけている

定規のほうを疑っておく：830 mm² は 858 mm² のこと

CoWoS-L：板をやめて、橋を埋める

「面積が増えると歩留まりが落ちる」を、式にしておく

モデルを替えると大板は 1.5 倍動く。橋は変わらない

3.3D：板そのものをやめる

cHBM は回路の変更より、誰が設計するかの変更

3.5D：パッケージに入れる前に貼る

一貫して同じ方向へ動いている

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