SemiMapサイト内検索

VOL.04 先端パッケージングの寸法 第 31 回 / 全 42 回

RDL 先行の利得:基板試験の網羅率に等しい

RDL を先に作ってからダイを載せる方式の得は、不良の RDL に良品ダイを載せずに済むことですが、それは組立前に RDL をどれだけ試験できるかで決まります。試験で見つけられない不良には効かず、RDL の歩留まりが上がるほど得は小さくなります。

22 分 標準 式 8 出典 6

この回の目次(6 節)
  1. §1 ダイ先行の無駄は
  2. §2 RDL 先行の無駄は、そこへ が掛かる
  3. §3 網羅率は、欠陥の種類で決まる
  4. §4 払える追加費用は
  5. §5 良品ダイという前提も、網羅率の問題
  6. §6 現場で動く判断

この回で示すこと

  1. ダイ先行で捨てる良品ダイは、1 モジュールあたり 個。
  2. RDL 先行ではそこに が掛かり、利得は基板試験の網羅率 そのもの。網羅率ゼロなら利得もゼロ。
  3. 払える追加費用は で、RDL の歩留まりが上がるほど小さくなる。

ファンアウト実装の工程は、2 つの順序に割れます。ダイを先に並べてから再配線層を作るか、再配線層を先に作ってからダイを載せるか。

2024 年の RDL 先行ファンアウトウェーハのウェーハレベル・バンプ形成の研究1が、後者の中身を 1 行で書いています。RDL 先行の方式では、キャリアウェーハの上に再配線層を積み上げ、そこへ良品ダイを取り付け、封止とはんだバンプ形成が続く。

再配線層が先にできているなら、ダイを載せる前に試験へ回せます。試験を通せば、不良な基板へ良品ダイを載せる回数が減る。

ダイ先行の無駄は

1 モジュールのダイ数を 、再配線層の歩留まりを 、ダイは全数が良品(良品ダイ)とします。

ダイ先行では、 個のダイを並べてから再配線層を作ります。再配線層が失敗すると、載っている 個が一緒に失われる。

良品モジュール 1 個を得るのに使うダイは 個。ここで前提にしている「全数が良品」という条件は、ウェーハ試験の網羅率が覆う範囲まで2です。無駄になるダイは

での無駄 での無駄
0.990.040 個0.081 個
0.950.211 個0.421 個
0.900.444 個0.889 個
0.801.00 個2.00 個

再配線層の歩留まりが 80% なら、4 ダイのモジュールで良品を 1 個まるごと捨てている勘定です。

無駄は に比例します。多ダイのモジュールほど、この項が重い。

RDL 先行の無駄は、そこへ が掛かる

RDL 先行では、ダイを載せる前に基板を試験します。試験が不良基板を検出する割合を (網羅率)とします。

組立前に不良を落とす3という発想は、ダイ側で先に確立したものです。試験を通過した基板のうち、本当に良品である割合は

良品モジュール 1 個あたりのダイの無駄は

ダイ先行の式に が掛かっただけです。

削減率は、網羅率そのものです。

網羅率 無駄の削減・ での残る無駄
00%0.444 個
0.550%0.222 個
0.770%0.133 個
0.990%0.044 個
0.9999%0.004 個

網羅率がゼロなら、RDL 先行の利得もゼロです。順序を入れ替えただけで、無駄は同じ場所に残る。

だから「RDL を先に作るから良品ダイが助かる」という主張には、 の値が要ります。その 1 行が揃って初めて、上の表のどの行にいるのかが決まります。

網羅率は、欠陥の種類で決まる

は試験の努力より、何を測れるかで決まります。

ダイを載せる前の再配線層は受動部品です。直流で測れるのは導通と絶縁まで。速度を上げたときにだけ出る不良を測れるのは、ダイを載せてからです。

再配線層の不良を 2 つに分けます。

不良の型ダイ無しで測れるか典型的な内容
開放・短絡測れる断線、隣接配線の橋絡、ビアの未貫通
特性のずれ測りにくい抵抗値、インピーダンス、隣接との結合

開放・短絡が全不良に占める割合を とすると、実効の網羅率は

つまり RDL 先行の利得は、再配線層の不良のうち開放・短絡が占める割合に等しくなります。

開放と短絡の欠陥模型そのものは、確立した枠組みです。2025 年のナノ技術応用に向けた開放・短絡欠陥模型によるメモリ故障の研究4が、この 2 つの模型で故障を表す方向を追っています。測れる型を模型として持っておけば、網羅率を見積もれる。

特性のずれの側が出るのは、ダイを載せてからです。この部分については、RDL 先行もダイ先行も同じ場所で失敗します。

払える追加費用は

RDL 先行には、固有の費用があります。キャリアウェーハの上で作ってから剥がす工程と、そこに付いてくる搬送の難しさです。

上の 2024 年の研究が、その難しさを具体的に報告しています。封止のあとにウェーハの搬送の課題が出る。シリコンと封止材料の熱膨張率の差によって、封止したウェーハが反るためです。

反りの量と応力は、設計で見積もれる対象です。2016 年のファンアウトウェーハレベル実装における熱起因応力のチップとパッケージの連成解析5が、この計算の枠組みを追っています。

追加費用を とすると、RDL 先行が見合う条件は

はダイ 1 個の費用です。、、 で数を入れます。

払える
0.991.4
0.957.4
0.9015.6
0.8035.0
0.7060.0

再配線層の歩留まりが低いほど、RDL 先行に払える額が大きくなります。

歩留まりが上がると、利得が薄まります。99% で払える額は 1.4 まで。

だから RDL 先行の判断は、技術の成熟とともに符号が動きます。立ち上げ期には強く、成熟期には弱い。「どちらが良いか」は、 を入れて計算し直す量です。

の側も動きます。ダイが大きく高価なほど、また 1 モジュールのダイ数が多いほど、払える額が増える。同じ でも、製品ごとに答えが割れます。

良品ダイという前提も、網羅率の問題

ここまで「ダイは全数が良品」としてきました。その前提にも、同じ構造があります。

2013 年の 3 次元組立における品質——良品ダイで十分か2という題の報告が、この前提そのものを検討の対象にしています。ウェーハ試験を通ったダイが組立後の環境でも良品である範囲は、試験が覆った範囲までです。

1999 年の良品ダイ技術の解説3と2004 年のウェーハレベル実装向け良品ダイの報告6が、この課題を追っています。後者は、新しい工程ほど微細な欠陥の発生と感度が増し、従来の電圧と温度による加速が届きにくくなっていると指摘しています。

ダイの良品率を 、ダイ試験の網羅率を とすると、組立へ入るダイの実効良品率は

上の基板の式と同じ形です。良品モジュールの歩留まりは、この 乗で乗ります。

、 を振って で数を入れます。

ダイ試験の網羅率 でのモジュール歩留まり
0.900.999099.20%
0.990.9999099.92%
0.9990.99999099.99%

ダイ試験の網羅率が 90% だと、8 ダイのモジュールで 0.8% を落とします。ダイ 1 個あたりでは 0.1% でも、8 乗が乗る。

多ダイのモジュールでは、ダイ試験の網羅率が基板試験の網羅率と同じくらい重い。どちらも の形で入り、片方は 倍、もう片方は 乗で乗ります。

網羅率乗り方
基板試験 無駄なダイ数へ 倍で
ダイ試験 モジュール歩留まりへ 乗で

が大きいほど、後者が先に効いてきます。

現場で動く判断

  1. ダイ先行の無駄は です。・4 ダイで、良品 1 個ぶん。多ダイのモジュールでは に比例して増えます。
  1. RDL 先行の無駄は、そこへ が掛かるだけです。削減率は網羅率そのもの。比較の表には、 の欄を立てます。
  1. 網羅率は努力より、何を測れるかで決まります。ダイ無しの基板で測れるのは開放・短絡まで。(開放・短絡が不良に占める割合)です。
  1. 特性のずれは、どちらの順序でも同じ場所で出ます。測れるのがダイを載せてからのためです。この部分は、順序の選択では変わりません。
  1. 払える追加費用は です。・・・ で 15.6。 が 0.99 まで上がると 1.4 になります。
  1. 判断は技術の成熟とともに符号が動きます。立ち上げ期に強く、成熟期に弱い。世代ごとに を入れて計算し直します。
  1. RDL 先行の費用は、反りと搬送に出ます。封止後にシリコンと封止材の熱膨張率差で反る1。 の中身を、この項目で見積もります。
  1. ダイ試験の網羅率は 乗で乗ります。・・8 ダイで、モジュール歩留まり 99.20%。基板側の 倍より、先に効いてくる場面があります。
  1. 良品ダイという前提も、網羅率の問題です。ウェーハ試験を通ったダイが組立後も良品か2を検討の対象に加えます。 を 1 と据えた見積もりは、 乗ぶん楽観側へ傾きます。

出典

  1. 1 Chip Package Bumping on Wafer-Level for RDL First Fan-Out Wafers (2024) doi:10.4071/001c.116494
  2. 2 Quality in 3D Assembly, is Known Good Die Good Enough (2013) doi:10.37665/waosfgy97611
  3. 3 Known Good Die Technology (1999) doi:10.1002/047134608x.w2109
  4. 4 Memory faults using open and short defect models for nano technology applications (2025) doi:10.11591/eei.v14i5.6189
  5. 5 Chip and Package Co-Analysis of Thermal-Induced Stress for Fan-Out Wafer Level Packaging (2016) doi:10.37665/wamexno90937
  6. 6 Known Good Die for Wafer Level Packaging (2004) doi:10.37665/wajcrre98055