チップレット分割の歩留まり：割るだけの利得はゼロで、利得は選別から来る

大きすぎて歩留まりの出るサイズを超えたダイを、小さく割る。素直な対策に映ります。

ところが、割った時点で歩留まりが動く幅はゼロです。

割った時点では、指数が元へ戻る

面積 $A$ 〔cm²〕のダイへ、密度 $D_{0}$ 〔個/cm²〕の致命欠陥が無作為に落ちるとします。欠陥がゼロ個で済む確率が歩留まりです。

Y = e^{- A D_{0}}

$n$ 分割すれば 1 個の面積は $A / n$ になるので、1 個あたりの歩留まりは $e^{- A D_{0} / n}$ へ上がります。ところがモジュールには $n$ 個そろえる必要があります。

Y_{sys} = (e^{- A D_{0} / n})^{n} = e^{- A D_{0}}

指数が元に戻ります。

$A D_{0}$	$n = 1$	$n = 2$	$n = 4$	$n = 8$
1	0.368	0.607 → 0.368	0.779 → 0.368	0.883 → 0.368
2	0.135	0.368 → 0.135	0.607 → 0.135	0.779 → 0.135
3	0.050	0.223 → 0.050	0.472 → 0.050	0.687 → 0.050

矢印の左が 1 個あたり、右がモジュール。右の列は一定のままです。

だから「割ったら歩留まりが上がる」という言い方は、1 個あたりの話をしています。モジュールとしての歩留まりは同じ。

利得はすべて、悪いダイを捨てて良いダイだけ組む操作から来ます。分割そのものの寄与はゼロです。

だから分割の検討は、良品ダイを保証する技術¹とひと組です。ベアダイ技術、IC の品質と信頼性、そして保証の方法。そこが止まったままなら、割っても歩留まりは同じ値に留まります。

シリコン費の節約には、 $1 - e^{- A D_{0}}$ という天井がある

では、選別ができるとしていくら得をするのか。良品 1 個あたりのシリコン費で書きます。分解そのものがコストの問題であることは、2025 年のパッケージ技術によるチップレット分解の最適化²が前提にしているとおりです。

単位面積あたりの製造費を $c$ とすると、モノリシックの良品 1 個あたりは

\frac{c A}{e ^{- A D_{0}}} = c A e^{A D_{0}}

$n$ 分割して選別すると、面積 $A / n$ のダイを $n$ 個そろえるので

n \times \frac{c ( A / n )}{e ^{- A D_{0} / n}} = c A e^{A D_{0} / n}

$n$ が約分されて、指数だけが $1/ n$ になります。

節約率 = 1 - e^{A D_{0} (1/ n - 1)} n \to \infty 1 - e^{- A D_{0}}

天井は $1 - e^{- A D_{0}}$ 、つまりモノリシックの歩留まりの余事象です。

$A D_{0} = 2$ （モノリシック歩留まり 13.5%）で数を入れます。

分割数 $n$	相対シリコン費	節約率	天井 86.5% に対して
1	1.000	0%	—
2	0.368	63.2%	73%
3	0.264	73.6%	85%
4	0.223	77.7%	90%
8	0.174	82.6%	95%
16	0.153	84.7%	98%
∞	0.135	86.5%	100%

$n = 2$ で、取れる節約の 73% が入ります。 $n = 4$ で 90%。

4 から 8 へ倍にして増えるのは 4.9 ポイント、天井までの残りの半分です。分割数を増やす利得は、急速に痩せます。

$A D_{0}$	モノリシック歩留まり	節約の天井	$n = 2$ で取れる割合
1	36.8%	63.2%	62%
2	13.5%	86.5%	73%
3	5.0%	95.0%	82%

歩留まりが悪い相手ほど、 $n = 2$ で取れる割合が大きくなります。最も苦しい場面ほど、最初のひと切りで片が付く。

インターフェース面積を入れると、最適な分割数が出る

上の表とは別に、割るたびに増えるインターフェース面積があります。欠点の筆頭に挙げられるのが、この追加面積です。

1 回切るごとに総面積が $κ$ ずつ増えるとして

A_{n} = A [1 + κ (n - 1)]

良品 1 個あたりのシリコン費は

c A_{n} exp (\frac{A _{n} D _{0}}{n})

$A_{n}$ が 2 か所に入ります。前の係数として直接、そして指数の中で歩留まりを下げる側として。 $n$ を増やすと指数は下がり、係数は上がる。どこかで最小になります。

$A D_{0} = 2$ で、 $κ$ を振ります。

$κ$ （1 切りあたりの面積増）	最適分割数 $n^{*}$	そのときの相対費	節約率
0（追加なし）	∞	0.135	86.5%
0.05	7	0.255	74.5%
0.10	5	0.332	66.8%
0.20	3	0.482	51.8%

最適な分割数を握っているのは、歩留まりよりインターフェース面積のほうです。

1 切りあたり 5% の追加面積で 7 分割、20% なら 3 分割。 $κ$ が 4 倍になると、 $n^{*}$ が 7 から 3 へ落ちる。

節約率も 74.5% から 51.8% へ落ちます。追加面積は、分割数の上限と利得の両方を同時に削ります。

$κ$ を小さくする道は、パッケージ側にあります。2025 年のパッケージ技術によるチップレット分解の最適化²が、大きなモノリシック SoC から機能ごとのチップレットへという転換を、費用対効果の高いパッケージ技術での実装とセットで論じています。動機も書かれていて、Moore の法則の減速と、ノード進行以外の方法で性能を加速する必要。

分け方の型も 3 つ挙げられています。計算、インターフェース（アナログとネットワークを含む）、メモリ。それぞれインターフェース帯域の要求が別。

この 3 分類が、 $κ$ の値そのものを分けます。計算どうしを割る切り口は内部配線なので帯域要求が高く、 $κ$ が大きい。計算とインターフェースのあいだの切り口には、もともと規定された接点があるので $κ$ が小さい。

同じ「チップレットにする」でも、 $κ$ が桁で違います。

選別の見落としは、 $1/ n$ で締まる

ここまで「選別すれば良品だけ残る」としてきました。その前提に穴があります。

2013 年の 3 次元実装における品質の研究³が、Known Good Die（良品ダイ）の概念で解けるのは問題の一部までと述べています。先進パッケージは、サプライチェーン全体の信頼性に加えて、パッケージ工程そのものが生む不採算な出力のリスクを減らすモデルを要求する。従来は部品試験と最終試験で足りたが、3 次元ではそれでは足りない。業界で検討されているのは分散型の試験フローで、試験のコストと試験を省いたときのコストを比べるもの。

追加のリスクの多くが組立工程に関係しているので、そこに試験の挿入点を足す必要がある、と。

選別に見落としがある場合を式にします。チップレット 1 個が選別を通りかつ実際に良品である確率を $y$ とすると、独立に選別されるなら

Y_{module} = y^{n} ⟺ y \geq Y_{module}^{1/ n}

$y$ が指しているのは、製造歩留まりとは別の量です。作った時点の良品率がいくつでも、悪いダイを落とせば残るのは良品です。 $y$ を 1 から引き離す要因は 1 つだけで、選別の見落とし。「作る力」に代えて「見抜く力」の指標です。

モジュール歩留まり 90% を目標に、必要な確度と許容できる取りこぼしを出します。

$n$	必要な $y$	許容できる取りこぼし	$- ln Y / n$
2	94.87%	5.13%	5.27%
4	97.40%	2.60%	2.63%
8	98.69%	1.31%	1.32%
13	99.19%	0.81%	0.81%
32	99.67%	0.33%	0.33%

右の 2 列がほぼ一致します。小さい取りこぼしの領域では

1 - y ≃ \frac{- ln Y _{module}}{n}

許容できる取りこぼしは、分割数にきれいに反比例します。

4 から 13 へ増やすと、必要な確度は 97.40% から 99.19% へ 1.8 ポイントの移動どまり。ところが許容できる取りこぼしは 2.60% から 0.81% へ、3 分の 1 以下になる。

分割数を歩留まりの側で書くと、差がほぼ潰れます。取りこぼしの側で書くと、 $1/ n$ が出ます。

見落としが残る理由は、ベアダイにバーンインが無いこと

$y$ の上限を決めているのは、試験の種類です。

2004 年のウェーハレベルバーンインと試験の研究⁴が、半導体デバイスのバーンインは長年、パッケージに入れた後で行われてきたこと、そしてウェーハレベルバーンイン（WLBT）は未パッケージのまま行う方法で、利点の 1 つがバーンイン済みの Known Good Die を作れることを述べています。

要点。複数のベアダイを使う先進パッケージでは、パッケージ全体の信頼性が個々のベアダイの信頼性に強く依存する。高信頼の部品を得る通常の方法はバーンインで初期故障をふるい落とすことですが、未パッケージのダイをバーンインする選択肢はごく限られる。

最大の課題としてフルウェーハのコンタクトが挙げられています。同じ問題へ別の面から入った研究として、2004 年の犠牲金属層を界面媒体に使うウェーハレベルバーンインと試験⁵もあります。

つまり $1 - y$ の下限を決めているのは、ウェーハ形態で何を試験できるかです。良品ダイ技術の体系¹が、ベアダイ技術・IC の品質と信頼性・良品ダイを保証する方法・その保証技術という順に並べている通り。

上の表の「許容できる取りこぼし 0.81%」は、13 分割のモジュールがウェーハプローブに課している要求です。バーンインを外した試験で、この水準の見落としに収める。

同じノードで割るか、ノードを混ぜるか

最後に、分け方の違いを $y$ の側から数にします。

同じノードで面積だけ割る場合、チップレットの $y$ はどれも同じなので $Y = y^{n}$ 。

機能の境目で分けてノードを混ぜる場合、旧ノードへ出したチップレットの $y$ は高い。積は $\prod y_{i}$ になります。

最先端ノードの $y = 0.95$ 、旧ノードの $y = 0.99$ で、半分ずつに分けた場合。

$n$	同じノードで分割	ノードを混ぜる	差
4	0.815	0.885	+7.0 点
8	0.663	0.782	+11.9 点

差が $n$ とともに開きます。最先端の $y$ が 0.90 まで落ちる場合はもっと極端で、 $n = 8$ で +20.0 点。

「高いシリコンを節約する」という動機には、歩留まりの側からのおまけが付いています。 $κ$ の側でも有利でした。機能の切れ目にはもともとインターフェースがある。

2 つの利点が同じ選択から出ています。ノードを混ぜる分け方は、 $κ$ を小さくし、 $y$ の積を大きくする。

ただし混ぜると、熱の勘定が難しくなります。2024 年のチップレットモジュールと SoC の電力包絡解析⁶が、ダイごとの電力の危険度を包絡線上の位置として求め、ダイごとに重み係数を与えて全体への影響を数値化する方法を提案しています。ダイごとに信頼性の懸念の水準が別であることを反映するため、と。

$y$ と $κ$ で有利になった分を、熱の側で払う可能性があります。3 つ目の表が要る、ということです。

現場で動く判断

割った時点では $Y_{sys} = e^{- A D_{0}}$ のまま一定です。1 個あたりの歩留まりは上がりますが、 $n$ 個そろえる条件が指数を元へ復帰させます。利得はすべて選別から来ます。

シリコン費の節約率は $1 - e^{A D_{0} (1/ n - 1)}$ 、天井は $1 - e^{- A D_{0}}$ です。 $A D_{0} = 2$ なら 86.5%。

$n = 2$ で天井の 73%、 $n = 4$ で 90% が入ります。4 から 8 へ倍にして増えるのは 4.9 ポイント。分割数の利得は急速に痩せます。

歩留まりが悪い相手ほど、最初のひと切りで取れる割合が大きい。 $A D_{0} = 3$ なら $n = 2$ で天井の 82%。

インターフェース面積を入れると最適分割数が有限になります。1 切りあたり 5% で $n^{*} = 7$ 、10% で 5、20% で 3。最適分割数を決めているのは歩留まりより $κ$ です。

$κ$ は分け方で桁が違います。計算・インターフェース・メモリという 3 分類²は、そのまま帯域要求の 3 分類。計算どうしを割る切り口が最も高くつきます。

許容できる取りこぼしは $- ln Y_{module} / n$ 、分割数に反比例します。 $Y = 0.90$ なら 4 分割で 2.60%、13 分割で 0.81%。歩留まりの側で語ると差がほぼ潰れ、取りこぼしの側で語ると $1/ n$ が出ます。

$y$ が測っているのは「作る力」より「見抜く力」です。製造歩留まりがいくつでも、落とせば残るのは良品。1 から引き離す要因は見落としだけ。

ベアダイのバーンインの選択肢はごく限られます⁴。パッケージ全体の信頼性が個々のベアダイに強く依存するのに、初期故障をふるい落とす通常の手段が未パッケージでは使いにくい。 $1 - y$ の下限は、ここで決まります。

追加のリスクの多くは組立工程にあります³。試験のコストと試験を省いたときのコストを比べる分散型の試験フロー。挿入点を組立側へ足す検討が、 $y$ の改善そのものです。

ノードを混ぜると $y$ の積が有利になります。0.95 と 0.99 を半々にすると、 $n = 4$ で +7.0 点、 $n = 8$ で +11.9 点。差は $n$ とともに開きます。

$y$ と $κ$ で得たぶんを、熱の側で払う場合があります。ダイごとの電力包絡と重み付け⁶。3 つ目の表を用意します。

チップレット分割の歩留まり：割るだけの利得はゼロで、利得は選別から来る

割った時点では、指数が元へ戻る

シリコン費の節約には、 $1 - e^{- A D_{0}}$ という天井がある

インターフェース面積を入れると、最適な分割数が出る

選別の見落としは、 $1/ n$ で締まる

見落としが残る理由は、ベアダイにバーンインが無いこと

同じノードで割るか、ノードを混ぜるか

現場で動く判断

出典

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割った時点では、指数が元へ戻る

シリコン費の節約には、1−e−AD0​ という天井がある

インターフェース面積を入れると、最適な分割数が出る

選別の見落としは、1/n で締まる

見落としが残る理由は、ベアダイにバーンインが無いこと

同じノードで割るか、ノードを混ぜるか

現場で動く判断

出典

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