チップレット間の帯域密度：1 Tb/s/mm ではレーン速度とピッチが同じ数になる

大きなチップをチップレットへ割るとき、切り口を決めているのは割った面を何ビット毎秒が横切るかです。面積や機能の切れ目は、その後に来ます。

その面を通せる量は、ダイの辺の長さと、辺 1 mm あたりに立てられるレーンの本数で決まります。帯域密度という 1 つの量が、分割の可否を握っています。

帯域密度は $f/p$——1 Tb/s/mm の条件は 1 行で書ける

バンプピッチを $p$、1 レーンあたりの速度を $f$ とします。辺 1 mm に立てられるレーンの数は、1 列なら $1000/p$（$p$ は µm）。だから帯域密度は

$\beta =1000$ Gb/s/mm、つまり 1 Tb/s/mm を代入すると

1 レーンの速度を Gb/s で読んだ数と、バンプピッチを µm で読んだ数が同じになります。

同じ帯域密度が、130 Gb/s の高速回路でも 1 Gb/s の単純な回路でも出せます。2 つを隔てているのはピッチだけ。

ピッチの側が実際に動いてきたことは、公開の報告で追えます。2018 年の 20 µm ピッチのファンアウト上フリップチップによる高密度・高帯域のチップ間リンク¹1High Density and High Bandwidth Chip-to-Chip Connections with 20 micrometre Pitch Flip-Chip on Fan-Out Wafer Level Package (2018)は、300 mm のファンアウトで 20 µm ピッチの実装密度を実現し、3 µm 未満のダイ配置精度と、封止の前後で導通が保たれたことを報告しています。

2024 年の UCIe による 3 次元システムインパッケージの研究²2High-performance, power-efficient three-dimensional system-in-package designs with universal chiplet interconnect express (2024)は、1 µm まで連続するバンプピッチに対するダイ間リンクの回路構成と性能を報告しています。

エネルギーは速度とともに増えるので、ピッチを詰めるほど電力が落ちる

上の表で、どの行を選ぶかを握っているのはエネルギーです。

1 ビットあたりのエネルギーを 2 項に分けます。

第 1 項の変数は $C$ と $V$ の 2 つです。1 ビット運ぶたびに $C$ を $V$ まで充放電する量は、速度と無関係です。

第 2 項は $f$ とともに増えます。速度が上がると符号間干渉が効いてくるので、等化器が要る。クロック復元の帯域も上がる。振幅の余裕が減るので受信側の利得も要る。

だから $E_{\mathrm{bit}}$ は $f$ の増加関数です。帯域密度 $\beta =1000f/p$ を保ったまま $p$ を詰めれば、$f$ を下げられる。

上の 2024 年の研究²が、この向きを明示しています。従来の信号伝送インターフェースの傾向とは逆に、バンプピッチが下がるにつれて周波数を下げることで最も電力効率の良い性能が得られる。同じ研究は、ピッチが 1 µm へ近づくと、電力・性能・信頼性がモノリシックな設計へ近づくか、それを超えると述べています。

第 1 項も $p$ とともに下がります。ピッチが細かいリンクは届く距離も短いので、$C$ が小さい。2 項が同じ向きに落ちるので、細ピッチの利得は掛け算になります。

28 Gb/s のリンクで、配線の充放電は 9%

上の分解を、公開の実測で確かめます。

2026 年の 0.360 pJ/bit・28 Gb/s/線の単端同時双方向トランシーバ³3A 0.360 pJ/Bit 28 Gb/s/Wire Single-Ended Simultaneous Bi-Directional Transceiver With Low-Power CML-Hybrid for Memory Interfaces (2026)は、28 nm CMOS で 28 Gb/s/線を 0.36 pJ/bit、アイ幅 0.85 UI、アイ高さ 50.5 mV を報告しています。

1 レーンあたりの電力は

このうち配線の充放電がどれだけかを見積もります。パッケージ内の 2 mm の配線で線路容量を 0.2 pF/mm、振幅を 0.4 V とします。この 2 つは手順を示すために据えた値で、実測値と別です。

9 割が回路です。距離を半分にしたときに動く収支は 4.5% までです。

もう 1 つの実測も同じ向きです。2025 年の超短距離 SerDes 向け 50 Gb/s・0.42 pJ/b の NRZ 送信器⁴4A 50 Gb/s 0.42 pJ/b Non-Return-to-Zero Transmitter for Extra-Short-Reach SerDes (2025)は、28 nm CMOS・コア面積 0.032 mm² で、挿入損失 10 dB の経路に対してフィードフォワード等化器を載せています。最終段の 2:1 多重化器と駆動段を合体させ、電荷ステアリングによる中振幅の信号形成で回路電力と符号間干渉を下げた、という構成です。

「等化器を載せた」という一言が、回路側の 9 割の出どころです。挿入損失 10 dB の経路を 50 Gb/s で通すには等化が要る。細ピッチで距離が縮み、損失が落ちれば、この項ごと外せます。

分割の上限は、面積の平方根で伸びる

帯域密度が決まると、分割の上限が出ます。

1 辺 $L$ の正方形のダイの周長は $4L$、面積は $A=L^2$。周囲全部をレーンに使えるとすれば、通せる帯域は

帯域は面積の平方根、演算量は面積に比例します。$\beta =1$ Tb/s/mm で数を入れます。

面積が 4 倍になるたびに、面積あたりの帯域が半分になります。大きいダイほど、外へ通せる帯域が相対的に細る。

だからチップレットは小さいほど帯域に余裕があります。小さく割るほど、割った面の総数が増えて総帯域の要求も上がる。2 つの向きの釣り合いが、分割数を決めます。

この上限は、辺を全部使えた場合の値です。実際には電源と接地も同じ辺を通るので、信号に使える割合はその一部になります。2026 年のチップレット設計におけるダイ間リンクの障害物回避エスケープ配線⁵5Chiplet-Escape, An Efficient Obstacle-Avoiding Escape Routing Method for Die-to-Die Interconnections in Chiplet-Based Designs (2026)が、高密度の単層配線と各種の障害物を同時に含む問題としてこれを定式化しています。従来の整数計画や引き剥がし再配線の手法では効率が出にくい、という立て方です。

辺の長さは買えますが、その辺から伸びる配線を基板の層へ振り分ける経路は、別の上限の下にあります。

予備レーンを 3 本足すと、界面の不良率が 17 万分の 1

細ピッチのリンクは本数が多いので、1 本あたりの不良確率が小さくても界面全体では効いてきます。予備レーンの寄与を数で出します。

レーン数 $N$、1 本あたりの不良確率 $q$、予備 $R$ 本とします。$R$ 本まで救えるので、界面が落ちる確率は

$N=64$、$q=10^{-3}$ で数を入れます。

辺を 4.7% 余分に使うと、界面の不良率が 17 万分の 1 になります。予備 1 本ごとに 30〜80 倍ずつ落ちる。

$q$ を 10 分の 1 にする工程改善は、予備 1 本と同じ程度の効果です。$q=10^{-4}$、$R=0$ なら $P_{\mathrm{fail}}=6400$ ppm。予備 1 本（1930 ppm）より悪い。接合の作り込みより、設計側の冗長のほうが安い局面があります。

2026 年の UCIe の解説⁶6An Introduction to the Universal Chiplet Interconnect Express (2026)は、複数の供給元・異なるプロセスノード・異なる組立会社をまたいで相互運用性を保証することを標準の目的に挙げています。供給元が別なら、$q$ の値も別です。冗長の設計は、最も悪い $q$ を前提にする側で立ちます。

現場で動く判断

1. 帯域密度は $\beta =1000f/p$ です。1 Tb/s/mm を 1 列で通す条件は $f=p$（Gb/s と µm）。要求帯域とダイの辺の長さが決まれば、ピッチと速度の組は 1 本の曲線に乗ります。

1. 1 ビットあたりのエネルギーは速度の増加関数です。配線の充放電は $f$ を含まず、回路側だけが $f$ とともに増える。同じ $\beta$ なら、細ピッチ・低速の側が安い。

1. ピッチを詰めると 2 つの項が同時に落ちます。ピッチが下がるほど周波数を下げたほうが電力効率が良い²という報告は、この掛け算です。

1. 配線の充放電は 1 割です。28 Gb/s で 0.36 pJ/bit³ のうち 0.032 pJ/bit。距離の短縮だけを根拠にした電力削減の見積もりは、9 割を取りこぼします。

1. 等化器の有無が、回路側の主項です。挿入損失 10 dB の経路へフィードフォワード等化器⁴が要る速度と、素の駆動段で通る速度を分けて見積もります。

1. 振幅は 2 乗で乗りますが、アイ高さが下限を与えます。28 Gb/s の実測で 50.5 mV。振幅の目標を立てる前に、受信側の余裕を測ります。

1. 帯域の上限は面積の平方根です。$B\le 4\beta \sqrt{A}$。面積が 4 倍になると面積あたりの帯域が半分。大きいダイほど、分割の条件が厳しくなります。

1. 辺の長さと、辺から伸びる配線は別の上限です。高密度の単層エスケープ配線⁵が障害物回避の問題として立ちます。分割の判断には、辺の本数と配線経路の 2 つを入れます。

1. 予備レーンは 1 本ごとに 30〜80 倍です。64 本・$q=10^{-3}$ で、3 本の予備が 62,000 ppm を 0.36 ppm へ。辺の 4.7% と工程改善の費用を、同じ表で比べます。

1. 供給元が別なら $q$ も別です。複数供給元の相互運用を目的に掲げる標準⁶の下では、冗長の設計が最も悪い $q$ を前提にします。