光干渉計と TSV：600 MPa ならアーム長の上限は 129 µm

光回路と電気回路を積む構成が何通りも並んでいるとき、選択肢の一覧に映ります。

並べ直すと、方向が 1 つに揃います。光回路のシリコンから縦穴を外す、という方向です。

位相が π ずれると、明暗が入れ替わる

干渉計型の素子——変調器やフィルタ——は、2 本のアームを通った光の位相差で動きます。光回路と電気回路をどう積むかという選択肢の並びは、2024 年のコパッケージ光におけるヘテロジニアス集積の研究¹1Co-Packaged Optics, Heterogeneous Integration of Photonic Integrated Circuits and Electronic Integrated Circuits (2024)が一覧にしています。長さ $L$ のアームを進んだ光の位相は、実効屈折率 $n_{\mathrm{eff}}$ を使って

$L$ も $\lambda$ も変えずに $n_{\mathrm{eff}}$ だけが $\Delta n$ 動くと

$\Delta \phi =\pi$ で明暗が入れ替わります。明を狙った出力が暗になる。したがって許される屈折率変化は

アームが長い素子ほど、許容量が小さい。

アーム長を波長で測って $L=N\lambda$ と書くと、$\lambda$ が約分で消えます。

残るのは無次元の $N$ だけです。

熱の予算は $2.78\times 10^3/N$ K

$\Delta n$ を温度へ換算します。結晶シリコンの熱光学係数は、1999 年の室温から 550 K・波長 1523 nm での測定²2Temperature dependence of the thermo-optic coefficient in crystalline silicon between room temperature and 550 K at the wavelength of 1523 nm (1999)が、Fabry-Pérot 共振器の干渉縞を温度変化で動かす手法で求めています。係数が試料のドーピングからも結晶面方位からも独立であることも同じ測定が示しています。

値を $1.8\times 10^{-4}$/K として

$\lambda =1.55$ µm でアーム長も添えます。

$N$ が 1 桁増えるごとに、許される温度差が 1 桁小さくなります。

この式が変えるのは、設問の書き方です。「縦穴を導波路から何 µm 離すか」は距離の設問ですが、熱も応力も距離に対してなだらかです。「離した先で $\Delta T$ が $2.78\times 10^3/N$ K を下回るか」と温度の設問へ書き換えて、はじめて可否が言えます。

応力の予算と熱の予算は、18 MPa ≡ 1 K で交換できる

応力の側も同じ $\Delta n_{\max }$ に落ちます。応力の実測値はTSV 近傍のラマン測定³3The reduction of keep-out zone by the optimized novel trench structures near the through silicon vias for the application in 3-dimensional integrated circuits (2013)から取れるので、換算先を決めれば数が入ります。弾性光学効果は応力を屈折率変化へ変える係数なので、応力光学係数 $C$ を使って

シリコンの $C$ は $10^{-11}$ Pa⁻¹ の桁です（桁を掴むための代入で、正確な値は結晶方位と偏光で変わります）。入れると

熱の式と応力の式が、どちらも $1/N$ です。だから比が $N$ に依らず固定されます。

応力 18 MPa と温度 1 K が、位相予算のうえでは同じ大きさです。

この換算があると、2 つの経路が 1 つの表に収まります。熱解析の出力 $\Delta T$ と応力解析の出力 $\sigma$ を、同じ予算へ足し込める。

平面の占有だけが、別勘定のままです。縦穴とそのキープアウトゾーンが導波路の配置を崩す経路は、$\Delta n$ を経由しないからです。

600 MPa はアーム長 129 µm、150 MPa は 516 µm

公開されている TSV 近傍の応力を、そのまま上の式へ通します。

2013 年の TSV 近傍のトレンチ構造によるキープアウトゾーン低減の研究³が、原子間力顕微鏡ラマン法で応力を実測し、全工程シミュレーションと突き合わせています。結果は明快で、Cu 充填 TSV 近傍の圧縮応力が 600 MPa から 150 MPa へ下がり、対応するキープアウトゾーンが約 4 倍縮む。トレンチは深さ 10 µm、TSV からの間隔 8 µm。

${\sigma }_{\max }=5.0\times 10^4/N$ を $N$ について解きます。

トレンチを入れると、許されるアーム長が 4.0 倍になります。

この 4.0 倍は、報告されている「キープアウトゾーンが約 4 倍縮む」と一致します。応力光学係数 $C$ が比の中で約分されるので、$C$ の値が不確かなままでもこの一致は保たれます。

位相予算という別の切り口から、同じ 4 倍が出てきました。

絶対値のほうは $C$ に依存するので、129 µm と 517 µm は桁の目安です。ただし129 µm というアーム長は、シリコンフォトニクスの干渉計として短い部類なので、対策なしの 600 MPa が実用的な素子の多くを外すという結論の向きは保たれます。

縦穴を細くするほうが、浅くするより差が出る

応力そのものを設計で下げる方向も公開されています。

2016 年の TSV の設計パラメータが Si 中の熱機械応力へ与える効果の研究⁴4Effect of Design Parameters on Thermomechanical Stress in Silicon of Through-Silicon Via (2016)が、めっき後アニール中の最大応力を模擬する 350 °C での静解析を有限要素で行っています。

結果が 3 つ。熱機械応力は TSV の下部に集中し、Si 中の最大応力は TSV の底で起きる。TSV 径と絶縁ライナ厚が最大応力の 2 大決定因子。径を小さくすると最大応力が下がる一方、アスペクト比の効果は無視できる。

「浅くする」より「細くする」で差が出る、ということです。

ライナ厚の要求も数で出ています。Si の降伏応力を下回らせる最小のライナ厚は、径 20 µm で 520 nm、10 µm で 230 nm、5 µm で 110 nm。

径 1 µm につきライナ 22〜26 nm。3 点がほぼ一直線に乗るので、ライナ厚は径にほぼ比例して要求されます。

細くすると応力が下がり、要るライナも薄くなる。2 つが同じ向きに動くので、径の縮小は二重に働きます。

ただしこれは Si の降伏応力を基準にした線です。上の位相予算はそれよりはるかに厳しい。「Si の破壊を避ける」と「干渉計を目標の動作点に保つ」は、2 桁離れた基準です。

縦の配線を、どの材料へ移すか

位相予算が光回路の側での縦穴を締め上げるので、縦の配線は別の材料へ移ります。

2024 年のコパッケージ光における光回路と電気回路のヘテロジニアス集積の研究¹が、ブリッジの有無を含む 2 次元と 3 次元のヘテロジニアス集積、そしてガラス基板上での集積を検討対象に挙げています。同じ系統の2025 年のチップレットのヘテロジニアス集積⁵5Co-Packaged Optics, Heterogeneous Integration of Chiplets (Switch, Photonic IC, and Electronic IC) (2025)も、スイッチ・光回路・電気回路の 3 者を対象にしています。

縦穴をどの材料へ開けたかで、選択肢が並びます。

最も単純なワイヤボンド構成は、縦穴ゼロです。一周して同じところへ戻る形になります。縦穴は帯域のために導入され、光のために外される。

ガラスを使う構成は、実装の実測まで公開されています。2024 年のフリップチップ実装した光回路と電気回路のヘテロジニアス集積向けガラスインターポーザ⁶6Glass interposer for heterogeneous integration of flip-chipped photonic and electronic integrated circuits (2024)が、ポリマー光導波路と一体のターニングミラーでインターポーザ面内の光を垂直へ曲げ、フリップチップした光回路のグレーティングカプラへ入れています。能動アライメントなしの通常のフリップチップで組める点が特徴、と。

数も出ています。ポリマー導波路の損失は 1310 nm で 1.92 dB/cm、ターニングミラーとグレーティングカプラを通る結合損失が 18.7 dB、そしてコールドレーザアブレーションで作ったコプレーナ線路の減衰が 58 GHz で 0.3 dB/mm。

18.7 dB は大きい値です。ガラスへ縦の配線を移す選択には、この光結合損失が対価として付きます。位相予算で得たぶんを、リンク予算で払う形になります。

置き場所の数が一定なので、1 台あたりの帯域が 4 倍になる

積む動機のほうは、周辺の勘定から出ます。スイッチ・光回路・電気回路を 1 パッケージへまとめる構成そのものは、2025 年のチップレットのヘテロジニアス集積⁵が対象にしています。

スイッチ ASIC を光電気変換のモジュールが囲む構成で、台数と 1 台あたりの帯域を掛けます。

台数が 16 のまま一定です。動くのは 1 台あたりの帯域だけで、1.6 → 3.2 → 6.4 Tb/s と 4 倍。

台数が一定なのは、ASIC の四辺に並べられる数が決まっているからです。置き場所は同じまま、1 台に 4 倍を詰めることになる。

ここで 2 次元が足りなくなります。同じ面積に 4 倍を入れる手が、積層です。

積んだ瞬間に、上の位相予算が効いてきます。縦の配線が要るのに、光回路へ開ける余地は位相予算に残っていない。「どの材料へ移すか」という設問は、ここから出ています。

現場で動く判断

1. 位相予算は $\Delta n_{\max }=1/(2N)$ です。$N$ はアーム長を波長で測った数。$\lambda$ が約分で消えるので、無次元の 1 本の式になります。

1. 熱の予算は $\Delta T_{\max }=2.78\times 10^3/N$ K。熱光学係数 $1.8\times 10^{-4}$/K² から。$N=1,000$（アーム 1.55 mm）で 2.78 K。

1. 応力と熱は 18 MPa ≡ 1 K で交換が成り立ちます。どちらも $1/N$ なので比が固定。熱解析と応力解析の出力を、同じ予算へ足し込めます。

1. 平面の占有だけが別勘定です。$\Delta n$ を経由しないので、上の換算の対象外になります。

1. TSV 近傍 600 MPa³ はアーム長 129 µm、トレンチ後の 150 MPa は 517 µm。4.0 倍で、報告された 4 倍のキープアウト縮小と一致します。この比は応力光学係数から独立です。

1. 絶対値は係数に依存するので桁の目安です。ただし 129 µm は干渉計として短いので、対策なしが多くの素子を外すという向きは保たれます。

1. 径を細くすると応力が下がり、アスペクト比の寄与は無視できる水準です⁴。「浅くする」より「細くする」。

1. 最小ライナ厚は径 1 µm あたり 22〜26 nm です。20 µm で 520 nm、5 µm で 110 nm。細くすると要るライナも薄くなるので、径の縮小は二重に働きます。

1. 「Si の破壊を避ける」と「干渉計を目標の動作点に保つ」は 2 桁離れた基準です。ライナ厚の線は前者、位相予算は後者。

1. 縦の配線は、電気回路・インターポーザ・ガラス・モールドへ移ります。ガラス基板上での集積¹が検討対象に入っているのは、この流れです。

1. ガラスインターポーザの結合損失は 18.7 dB⁶。導波路 1.92 dB/cm、58 GHz で 0.3 dB/mm。位相予算で得たぶんを、リンク予算で払います。

1. 置き場所の数は一定です。$16\times 1.6=25.6$、$16\times 3.2=51.2$、$16\times 6.4=102.4$ Tb/s。1 台あたりを 4 倍にする以外の道が無いので、積層の動機がここで立ちます。