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VOL.04 先端パッケージングの寸法 第 35 回 / 全 42 回

ファンアウトの面積:スクライブ 50 µm はボール 1 周分の 16 分の 1

はんだボールをもう 1 周並べるには、パッケージの辺をボール 2 ピッチ分広げる必要があります。ウェーハのスクライブ街区を全部使ってもその 16 分の 1 にしかならないので、端子を増やすにはダイを並べ直した再構成ウェーハが要ります。

24 分 応用 式 21 出典 8

この回の目次(9 節)
  1. §1 端子を 1 周足す操作の値段は、ピッチ 1 個分
  2. §2 スクライブ街区は、その 16 分の 1
  3. §3 面積は 2.01% 増え、ボールは 144 個で一定
  4. §4 辺を倍にすると、ボールは 4.34 倍になる
  5. §5 配線の供給は 2.67 倍あり、粗いのはビアの格子
  6. §6 ダイシフトの予算が届くのは、20 µm まで
  7. §7 35 µm の原因は、感光性ポリイミドの解像力でもない
  8. §8 450 から 300 µm へ削ると、剛性は 3.375 分の 1
  9. §9 工程数の帳尻は、正味 1 まで縮む

この回で示すこと

  1. 端子を 1 周足すには辺が 2 ピッチ分伸び、0.4 mm ピッチなら 0.8 mm。
  2. スクライブ街区 50 µm はその 16 分の 1 で、全部使っても面積は 2.01% 増え、ボールは 144 個のまま。
  3. 辺を倍にするとボールは 4.34 倍になり、ダイシフトの予算が届くのは 20 µm まで。
ボール 1 周分に対するスクライブ幅 1/16
街区を全部使ったときの面積の増分 2.01 %
変わらないボール数 144 個

ウェハレベルパッケージは、もともと「パッケージの外形がダイの外形とぴったり同じ」という一点で定まった用語です。端子が載る場所は、ダイの真上に限られます。

ダイが縮むと、端子の載る面積も一緒に縮みます。ところが要求される端子の数のほうは、増えていきます。

ここで誰もが最初に思いつく手が 1 つあります。チップの周りにはスクライブ街区という余白がある。あそこまで使えばいい。

端子を 1 周足す操作の値段は、ピッチ 1 個分

ボールを格子で並べたパッケージを考えます。ピッチを 、パッケージの 1 辺を とすると、1 辺に並ぶ球の数は 個です。

ここで球を外周に 1 周だけ 足す操作を考えます。四方それぞれに 1 列ずつ増やすので、辺は片側で 、両側で 伸びます。

この式に入る量はピッチ ただ 1 つです。5 mm 角でも 20 mm 角でも、1 周の値段は で同じです。

ピッチを 0.4 mm とすると、

1 周 = 800 µm。これがファンアウトという操作の最小単位です。端子の数を増やす方向に進む限り、辺の伸びはこの 800 µm の整数倍で階段状に上がります。

ダイが微細化で縮むと端子面積が先に足を引っぱる、という構図そのものは2015 年のチップラストファンアウトの報告1が出発点として書いているとおりです。以下は、その「足りる/足りる手前」の線を数で引く作業にあたります。

スクライブ街区は、その 16 分の 1

スクライブ街区の幅を 50 µm とします。隣り合う 2 つのダイで分け合う道幅なので、1 つのダイが取り込める余白は片側 25 µm、両側で 50 µm です。

2 つを比べます。

スクライブ街区を丸ごと自分のものにしても、ボール 1 周分の 6.25% です。逆に書くと、

1 周を足すには、スクライブ街区 16 本分の幅が要ります。

この 16 という数字が、ウェハレベルパッケージと再構成ウェハを分ける整数です。パッケージ寸法・ダイ寸法・端子数がコストの主要因として並ぶことは2013 年のマルチダイファンアウトとシリコンインタポーザの原価比較2が対象にしていますが、寸法のほうは連続量としてふるまう一方、端子数はこの階段に乗ります。

街区を削る改善は、街区幅を 50 µm から 0 µm まで詰めて 6.25% 動くのが上限です。16 分の 1 の側で努力した結果は、階段 0 段として出ます。

面積は 2.01% 増え、ボールは 144 個で一定

面積の側で確かめます。5 mm 角のダイに街区を足した寸法は 5.050 mm、面積は

元の 25 mm² に対して 2.01% の増分 です。「2% も広がるなら使う価値がある」と感じる数字に映ります。

ところがボールの数で確かめると、様子が反転します。

12 × 12 = 144 個。街区を全部使った後も 144 個で一定です。

面積は 2.01% 増え、端子は 0% 増える。この 2 つの数の食い違いが、面積という連続量で考える習慣の落とし穴です。端子は整数で数える量なので、 という刻みで量子化されています。50 µm は 400 µm の刻みの内側に完全に収まってしまいます。

パッケージ寸法とダイ寸法と端子数を同時に振って原価を比べた2013 年の比較2が、この 3 つを別々の軸として並べているのも同じ事情によります。面積と端子数は、比例関係で結ばれた 1 つの軸には乗らず、別々に動きます。

辺を倍にすると、ボールは 4.34 倍になる

階段を実際に上がる側の数も出します。5 mm 角のダイを 10 mm 角のパッケージへ広げた場合です。

面積は

ボールの数は

面積 4.00 倍に対して端子 4.34 倍。量子化のせいで、端子のほうが面積より 8.5% 多く増えています。5 mm 側の切り捨て(12.5 → 12)が効いているためです。

階段に乗ると、量子化は味方に回ります。階段の手前にいる間は、量子化が 2.01% の面積増分を丸ごと飲み込みます。同じ床関数が、位置によって符号を変えて働きます。

30 × 47 mm² という大きなファンアウト寸法へ進んだ2024 年のパネルレベルファンアウトマルチチップモジュールの報告3が対象にする領域は、この階段を何段も上がった先にあります。パネルサイズ 510 × 515 mm² という数字は、階段の段数を稼ぐための面積供給として読み取れます。

配線の供給は 2.67 倍あり、粗いのはビアの格子

10 mm 角のパッケージには 625 個のボールがあります。この 625 本を 5 mm 角のダイの周囲から引き出せるかどうかを数えます。

線幅/間隔が の再配線層では、配線ピッチは です。1 辺 5 mm を横切れる本数は

層線幅/間隔配線ピッチ1 辺あたり四辺合計
RDL110 / 10 µm20 µm250 本1,000 本
RDL215 / 15 µm30 µm167 本667 本

2 層合計で 1,667 本。必要な 625 本に対して

配線の供給は 2.67 倍あります。線幅の世代を、この設計の律速の候補から除外します。

律速はビアの側にあります。 µm のビアに片側 5 µm の余裕を足すとパッド径は 55 µm。隣り合うパッドの間を RDL2 の配線 1 本が通り抜けるには、間隔を両側に 15 µm ずつ取って

ビアの格子は、配線ピッチの 3.33 倍だけ粗い。感光性ポリイミド上で 3 µm トレンチ・5 µm 線幅間隔を i 線 300 mJ/cm² で解像した2018 年のファンアウトパネルレベル向け再配線構造の報告4が示すとおり、材料の側の解像力はこの格子よりはるかに細かい側にあります。

ダイシフトの予算が届くのは、20 µm まで

ビア径が太い理由の第一候補は、再構成ウェハのダイシフトです。圧縮成形で樹脂へ埋め込む過程でダイが動き、設計座標からずれます。ずれ量を ±4 µm、露光の重ね合わせを ±1 µm とします。

このとき必要になるのは パッド径のほう です。直径 10 µm のビアを確実にパッドの内側へ落とすには、

ダイシフトの予算が要求するのは、パッド 20 µm までです。ビアそのものは 10 µm のままで済みます。

さらに決定的な点があります。ダイシフトは、再構成ウェハに対してダイが持つ誤差です。したがってこの項が入るのは、ダイのパッドへ落とす最初のビア(VC1)だけ。RDL1 と RDL2 をつなぐビア(V12)は、両端とも同じ再構成ウェハの上でリソグラフィによって作られるので、ダイシフトの項を含まずに寸法が決まります。

実測の寸法はこうなっています。

ビアつなぐ相手径ダイシフト項
VC1ダイのパッド ↔ RDL120–30 µmあり
V12RDL1 ↔ RDL235–45 µmなし

ダイシフト項を含まない V12 のほうが、上限で 1.50 倍太い。ダイシフトが原因であれば、大小関係は逆向きに出るはずです。

圧縮成形の側の技術課題を正面から取り上げた2020 年のダイフェイスダウン圧縮成形の報告5は、多ダイ・大型パネルでの成形品質そのものを主題にしていますが、ここで出した大小関係は、成形起因の位置誤差という原因候補が 35–45 µm へ届く手前で止まることを示します。

35 µm の原因は、感光性ポリイミドの解像力でもない

第二候補は、感光性ポリイミドの解像限界です。これも数で当たります。

誘電体層 DL2 の厚さを 5 µm とすると、径 35 µm のビアの形状比は

深さが径の 0.14 倍。皿に近い形です。高解像度かつ高形状比の用途を主題にした1995 年の感光性ポリイミドのドライ現像の研究6が対象にしている領域は、形状比が 1 を大きく超える側にあります。0.14 はその領域のはるか手前です。

解像力そのものも、2018 年の報告4が 3 µm トレンチを実証しています。

材料の解像力の 11.7 倍の径を、深さ 5 µm で作っている。感光性ポリイミドの解像限界という原因候補も、35 µm の説明にはなりません。

ここまでで確実に言えるのは、2 つの候補を除外したという事実です。ビア径 35–45 µm の原因の一覧から、ダイシフト(予算 20 µm まで)と感光性ポリイミドの解像力(3 µm まで)の 2 つが消えます。残る候補はパッド寸法の設計規則、めっきの回り込み、熱サイクルに対する接合部の余裕の 3 つ——この先は公開されている数字で裏づけが取れる範囲を越えるので、開いたまま次へ進みます。

開いたまま渡すこと自体が結論です。2 つの候補を数で除外したという事実が、残る 3 つの候補へ工数を向ける指示として働きます。

450 から 300 µm へ削ると、剛性は 3.375 分の 1

薄さの要求は、別の場所に跳ね返ります。パッケージ総厚を 450 µm から 300 µm へ下げる場合です。

板の曲げ剛性は厚さの 3 乗に比例します。

剛性は 29.6%、3.375 分の 1 まで落ちます。

反りの側はもう少し穏やかです。再配線層の応力を一定として、板の曲率は厚さの 2 乗に反比例します。

同じ応力に対して、反りは 2.25 倍になります。厚さを 3 分の 1 削った代償が、剛性 3.375 分の 1 と反り 2.25 倍です。

この 2 つの数が、搬送用のキャリアを 1 枚追加する判断を強制します。10 µm 以下まで薄化する工程窓を満たす支持構造として全厚ばらつき 0.2 µm 級のガラスキャリアを組んだ2023 年の超低 TTV ガラスキャリアと仮接着の報告7があるとおり、薄い板は自立では取り回せません。

工程数の帳尻は、正味 1 まで縮む

ファンアウトがフリップチップ PBGA に対して省く工程は 5 つあります。基板、ウェハバンピング、フリップチップリフロー、フラックス洗浄、アンダーフィル。

厚さ 300 µm を達成するために足す工程は 4 つです。2 枚目のキャリアへの仮接着、その剥離、そして搬送 2 回。

正味 1 工程。33.3% の薄化が、工程削減の 80% を食べます。

仮接着と剥離を 2.5D/3D 技術全般の共通基盤として俯瞰した2012 年の仮ウェハ接着・剥離の総説8が並べているとおり、キャリアの出入りは、接着材の塗布、硬化、剥離、残渣除去がひと続きで付く一群です。上の 4 という数は、そのうち主要な段だけを数えた下限です。

だから薄化目標は、工程数の帳尻がつく位置で確定します。450 µm で足りる製品に 300 µm を要求すると、ファンアウトという選択そのものの工程上の利点が消えます。

出典

  1. 1 Chip Last Fan Out as an Alternative to Chip First (2015) doi:10.4071/isom-2015-wa33
  2. 2 Cost Comparison of Multi-Die Fan-Out Wafer Level Packaging and 2.5D Packaging with a Silicon Interposer (2013) doi:10.37665/wakdtpz68266
  3. 3 Development of Panel level Fan out Multi-Chip Module with Fine Line Space RDL (2024) doi:10.37665/waysxsh25704
  4. 4 Fabrication of Redistribution Structure Using Highly Reliable Photosensitive Polyimide for Fan Out Panel Level Packages (2018) doi:10.37665/wacuims22439
  5. 5 Fan-Out Wafer-Level Packaging Advanced Manufacturing Solution for Fan-Out WLP/PLP by DFD (Die Face Down) Compression Mold (2020) doi:10.37665/wadobqn35510
  6. 6 Dry development of photosensitive polyimides for high resolution and aspect ratio applications (1995) doi:10.1116/1.588100
  7. 7 Ultra-Low-TTV Glass Carrier and Temporary Bonding Method to Enable Wafer Ultra-Thinning (2023) doi:10.37665/wamifdl43504
  8. 8 An Overview - Temporary Wafer Bonding / Debonding for 2.5D and 3D Technologies (2012) doi:10.4071/isom-2012-ta16