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VOL.04 先端パッケージングの寸法 第 38 回 / 全 42 回

インターポーザの取り数:詰め直すと 50 mm 角は 21 個、幾何の損は 3%

公開されているインターポーザの取り数表は、大きいサイズほど利用率が高いという矛盾を含んでいます。円の中に四角を詰め直すと 50 mm 角は表の 12 個より多く入り、取り数の損のほとんどは形ではなく欠陥から来ていることが分かります。

29 分 応用 式 16 出典 8

この回の目次(8 節)
  1. §1 利用率は の 1 本
  2. §2 表の 4 倍が 3 倍より高い——単調性が崩れている
  3. §3 自分で詰め直すと、50 mm 角は 21 個入る
  4. §4 幾何の損は 32% から 3% へ落ちる
  5. §5 欠陥の項だけで、3 倍の壁は十分に立つ
  6. §6 3 つめの損は、掛け算に入っていない
  7. §7 世代が上がると、継ぎ合わせのしきいが半分に下りる
  8. §8 小さいシリコンは、どちらの枠にも何十個も収まる

この回で示すこと

  1. 公開の取り数表は、面積が大きいほうが利用率が高く、単調性が崩れている。
  2. 自分で詰め直すと、35.3 mm 角は 44 個で表と一致し、50 mm 角は表の 12 個に対して 21 個入る。
  3. 幾何の損は全体の 3% で、残り 97% は欠陥の項。
50 mm 角の取り数(詰め直した値) 21 個
損失に占める幾何の割合 3 %

インターポーザを大きくすれば、載せられるメモリは増えます。では、なぜ 2 倍レチクルで足踏みしているのか。

よく挙がる答えは 2 つです。円いウェハから大きな四角を取る幾何の損と、面積に対して指数で落ちる欠陥の損。公開されている取り数の表は、この 2 つがほぼ同じ重みで乗るように読めます。

利用率は の 1 本

先に式を固めます。1 個の面積を (mm²)、300 mm ウェハからの取り数を (個)とすると、取れる総面積は 。ウェハの面積で割れば利用率です。

公開されている表を、この式に通します。レチクル 1 枚が約 830 mm² です。

レチクル倍率面積 取り数
1.5×1,245 mm²4454,780 mm²0.775
2×1,660 mm²3354,780 mm²0.775
3×2,500 mm²1230,000 mm²0.424
4×3,320 mm²1033,200 mm²0.470

1.5 倍と 2 倍で が完全に一致します。54,780 mm² が 2 度出ます。 かつ なので、この区間では がちょうど成り立っています。

3 倍で 30,000 mm² へ落ちます。利用率 42.4%、45% 減。ここが「3 倍はコストが耐えがたい」という判断の根拠として引かれる数字です。多ダイのファンアウトとシリコンインタポーザの原価を、パッケージ寸法・ダイ寸法・端子数の 3 軸で比べた2013 年の比較1があるとおり、面積はコストの主要軸です。その軸の上で、45% は大きい。

表の 4 倍が 3 倍より高い——単調性が崩れている

表をもう一度縦に追います。

大きいほうが高い。

円から四角を取る損は、四角が大きいほど増えます。半径 150 mm の円に一辺 の正方形を格子で詰めるとき、 が大きくなるほど縁の捨て代が相対的に厚くなる。 は の非増加関数である必要があります。

表はこの不等号を逆向きに破っています。2,500 mm² が 0.424、3,320 mm² が 0.470。

この 1 行が、45% という数字の根拠を揺らします。単調性が崩れている以上、 の列は純粋な格子詰めの結果ではありません。ダイ間の結線の設計と検証を 2.3D 有機インターポーザで主題にした2024 年の報告2のような具体設計では形状比が大きく振れるので、公表された取り数と正方形の詰めが一致する保証は、そこで切れます。

自分で詰め直すと、50 mm 角は 21 個入る

そこで、格子詰めを直接解きます。半径 150 mm の円に、辺 の長方形を格子で敷きます。格子の原点を とすると、 番目の矩形が円に完全に入る条件は 4 隅のうち最遠点で決まります。

原点を 1 周期ぶん走査して最大値を取ります。正方形()で計算した結果です。

一辺自分の詰め表の 自分の
1,245 mm²35.3 mm44440.776
1,660 mm²40.7 mm32330.750
2,500 mm²50.0 mm21120.743
3,320 mm²57.6 mm14100.657

1,245 mm² で 44 個。表とぴったり一致します。1,660 mm² でも 32 対 33 で 1 個違い。小さい側では、表は格子詰めそのものです。

ところが 2,500 mm² で 21 対 12。1.75 倍の開きです。3,320 mm² でも 14 対 10。

自分の は単調に落ちます。0.776 → 0.750 → 0.743 → 0.657。不等号が正しい向きに並びます。極端に大きな露光野を使う2023 年の基板変形とパターン歪みへの対処3が対象にする寸法帯も、この坂の上に乗ります。

縁の除外幅を 3 mm、5 mm と入れても、2,500 mm² は 21 個、17 個どまりです。露光野を跨ぐ配置(26 × 33 mm の整数倍のブロックに揃える)で解き直しても 16〜18 個。12 個を再現する幾何モデルは、ここまでの探索では見つかっていません。

利用率を辺の長さで追うと、崖の代わりに緩い坂が出ます。

一辺
35.3 mm440.776
50.0 mm210.743
60.0 mm120.611
75.0 mm70.557

35 mm から 75 mm まで、面積を 4.5 倍にして利用率の低下は 28% どまりです。量子化で上下しますが、坂のまま続きます。

幾何の損は 32% から 3% へ落ちる

掛け算の分解をやり直します。良品として取れるシリコン面積は、幾何と欠陥の積です。

面積に対して歩留まりが指数で落ちる形そのものは、貼り合わせの方式別に原価と歩留まりを比べた2014 年の報告4の土台にある基本式です。/mm²(0.1 個/cm²)で数を入れます。

表の 自分の
1,245 mm²44440.2879
2,500 mm²12210.0821

1.5 倍から 3 倍への損を、2 つの で分解します。

対数で取った寄与率はこうなります。

表の を使うと幾何が 32%、格子詰めの を使うと 3%。10 倍の開きです。

結論の向きが動きます。「円から四角を取る損と、面積に対する欠陥の損が、ほぼ同じ重みで乗る」という読み方の代わりに、欠陥の項がほぼ全部を持っていきます。

実務上の含意が反転します。幾何の損はウェハが丸いことの帰結なので、工程改善では減りません。ところが欠陥の損は へ乗るので、欠陥密度を下げる仕事がそのまま返ってきます。どちらが支配的かで、投じる工数の行き先が動きます。

欠陥の項だけで、3 倍の壁は十分に立つ

幾何を外しても、大きくすることの損は立ったままです。指数の肩が面積に比例するからです。

面積を 2 倍にすると、歩留まりは 2 乗で落ちます。。この形は掛け算を通しても同じ急さで立ちます。

自分の格子詰めの で良品面積を出し直します。

1,245 mm²4454,7800.287915,773 mm²
1,660 mm²3253,1200.190110,100 mm²
2,500 mm²2152,5000.08214,309 mm²
3,320 mm²1446,4800.03621,680 mm²

1.5 倍から 4 倍で、9.4 分の 1。そのうち幾何が寄与するのは 倍ぶんだけです。

ウェハ形式からパネル形式へ工程を移す動機そのものが、この幾何の坂にあることは2017 年のウェハレベル実装のパネル形式への移行5が主題にしています。 の列がほぼ横ばいであることに注目してください。54,780 → 53,120 → 52,500 → 46,480。面積を 2.7 倍にしても、ウェハから取れる総シリコンはほとんど同じです。落ちているのは、そのうち売れる割合のほうです。

3 つめの損は、掛け算に入っていない

ここまでの とは別に、損が 1 つあります。露光の継ぎ合わせです。

0.33 NA の露光機がウェハ上へ一度に焼ける最大の枠は 26 mm × 33 mm。

実装側が「1 倍レチクル = 約 830 mm²」と呼ぶ値と、ほぼ同じです。この枠は光学系の都合で決まるので、インターポーザ側の要求とは関係なく決まります。

必要な枚数
1×830 mm²0.971
1.5×1,245 mm²1.452
2×1,660 mm²1.932
3×2,500 mm²2.913

1.5 倍のインターポーザには、露光 2 枚が要ります。継ぎ合わせると、どの層もマスクと露光が 2 回以上になります。コンタクトやビアの層はパターンをどちらかのマスクへ丸ごと割り振れるので単純ですが、配線層はパターンが 2 回の露光の継ぎ目を跨ぎます。

継ぎ目を跨いで寸法制御を保つ作業が、そのまま難所です。大面積の微細構造を作る側では、継ぎ合わせ誤差の補償そのものが研究対象になっています。2020 年の斜め走査露光による大面積微細構造の継ぎ合わせ誤差補償6が、その 1 つです。

マスク代と露光回数は、 に入っていません。だから前節の 9.4 分の 1 は、まだ楽観側の数字です。

世代が上がると、継ぎ合わせのしきいが半分に下りる

この枠は、次の世代で半分になります。

0.55 NA では、レンズの縮小率を上げた場合にかぎり、マスク上での入射角が立ったまま多層膜の反射率を保てます。ところが縮小率を 8 倍にすると、ウェハ上の枠は面積で 4 分の 1 になります。

そこで縮小率を方向で変えます。走査方向が 8 倍、直交方向が 4 倍。マスク上で使う面積が同じまま、ウェハ側の枠は

4 分の 1 になるところを、方向を分けて 2 分の 1 で止めた設計です。非等方レンズとマスク製造の課題を正面から主題にした2017 年のアナモルフィック高 NA リソグラフィとマスク製造の課題7が、この設計の主題です。

継ぎ合わせが要り始めるしきいが、858 mm² から 429 mm² へ下ります。

0.33 NA0.55 NA
1×830 mm²1 枚2 枚
1.5×1,245 mm²2 枚3 枚
2×1,660 mm²2 枚4 枚
3×2,500 mm²3 枚6 枚

1 倍レチクルのインターポーザが、装置の世代だけで 1 枚から 2 枚になります。インターポーザの設計は 1 mm も同じままです。

期待の向きが逆です。「プロセスが進めばレチクルの上限も緩む」という読み方の代わりに、微細化に付いていくほど大判シリコンの代金が上がります。基板の変形とパターン歪みへ極端に大きな露光野で対処する2023 年の報告3のように、枠を広げる方向の仕事もありますが、解像力を上げる方向とは逆を向いています。

小さいシリコンは、どちらの枠にも何十個も収まる

3 つの損を 1 つの表に載せます。

損乗る先工程改善で消えるか
幾何(円から四角)取り数 ウェハが丸いかぎり変わらない。ただし寄与は 3%
欠陥歩留まり を下げれば動きます。寄与は 97%
継ぎ合わせマスク枚数・露光回数・継ぎ目の寸法制御世代が上がるほど増えます

3 つのうち 2 つが、面積 の単調増加です。だから解の向きが定まります。シリコンを小さくする。

横方向の通信が要る場所だけに小さなシリコンの橋を置き、縦の導通は樹脂を貫く柱で取る。橋の寸法は 2 × 2 mm から 8 × 8 mm、多くは 5 × 5 mm 未満です。

橋の寸法面積0.33 NA の枠に入る数0.55 NA の枠に入る数
2 × 2 mm4 mm²214 個107 個
5 × 5 mm25 mm²34.3 個17.2 個
8 × 8 mm64 mm²13.4 個6.7 個

いちばん大きい 8 × 8 mm でも、半分になった枠に 6.7 個入ります。継ぎ合わせが要る寸法の、はるか手前に居ます。

欠陥歩留まりも 97.5%。面積を 100 分の 1 にすると、指数の肩が 100 分の 1 になります。

もう 1 本の解が、土台を四角くする側です。ウェハレベルの工程をパネル形式へ移す仕事は2017 年の報告5が主題にしており、パネルの反りという別の課題は2024 年のパネルレベル再配線の報告8が相手にしています。

一辺 70 mm の正方形なら

土台取り数利用率
300 mm ウェハ9 個0.624
300 mm × 300 mm パネル16 個0.871

丸を四角にするだけで、0.624 から 0.871 へ。ただしこれは幾何の項だけの改善です。寄与 3% の側を直す仕事なので、欠陥の項は同じ大きさで立ったままです。

出典

  1. 1 Cost Comparison of Multi-Die Fan-Out Wafer Level Packaging and 2.5D Packaging with a Silicon Interposer (2013) doi:10.37665/wakdtpz68266
  2. 2 Die-to-Die Interconnect Design and Simulation for 2.3D Organic Interposer Package (2024) doi:10.4071/001c.116400
  3. 3 Addressing Advanced IC Substrate Deformation and Pattern Distortion Using an Extremely Large Exposure Field (2023) doi:10.4071/001c.90883
  4. 4 Cost and Yield Comparison of Wafer-to-Wafer, Die-to-Wafer, and Die-to-Die Bonding (2014) doi:10.4071/isom-wp16
  5. 5 Transfer of Wafer Level Packaging to Panel Format (2017) doi:10.37665/wawmriy21066
  6. 6 Stitching error compensation for large-area microstructures based on digital oblique scanning exposure (2020) doi:10.35848/1882-0786/abc492
  7. 7 Challenges of anamorphic high-NA lithography and mask making (2017) doi:10.1515/aot-2017-0024
  8. 8 Development of Panel level Fan out Multi-Chip Module with Fine Line Space RDL (2024) doi:10.37665/waysxsh25704