フラッシュのしきい値の刻み：電子 1 個で 62 µV

工程の監視量の多くは代理指標です。膜厚が管理線をはみ出しても、そのチップが壊れた証拠としては弱い。

不揮発メモリのしきい値電圧だけは、別の立場にあります。データの 0 と 1 が、その値で定められているからです。

しきい値シフトを作るのは、制御ゲート容量だけ

浮遊ゲートは電気的に浮いているので、その電位は周囲の容量で分配されます。ソース・ドレイン・基板を接地し、浮遊ゲートに電荷 $Q$ が乗っているとすると

チャネルが反転を始めるのは $V_{FG}$ がセル固有の値に達したときなので、この条件を $V_{CG}$ について解き直します。分母の総容量は $V_{CG}$ の係数として消え、$Q$ の項だけが $C_{FC}$ で割られた形になります。

制御ゲート–浮遊ゲート間の容量だけで決まります。総容量は式に入りません。

容量の値を入れます。$C_{FC}=2.59$ fF、$C_{FS}=C_{FD}=0.49$ fF、$C_{FB}=0.14$ fF。総容量は $2.59+0.49+0.49+0.14=3.71$ fF。

電子 1 個あたりのシフトは

「極めて高い分解能」の中身がこれです。同時に、下限もこれです。$V_t$ は 62 µV 刻みに量子化されていて、それより細かい変化は物理的に空白です。

連続量に映って、実際は電子の個数を数えています。

浮遊ゲートの電荷からしきい値シフトを求める枠組みは、等価回路として公開されています。2005 年のヘテロナノ結晶浮遊ゲートメモリのしきい値電圧シフトの研究¹1Threshold voltage shift of heteronanocrystal floating gate flash memory (2005)が、2 次元の Poisson–Boltzmann 数値解法と等価回路モデルの両方で計算し、両者が整合する結果を与えることを示しています。ナノ結晶の密度が増えるとシフトが大きく増える一方、トンネル酸化膜厚への依存は弱い、と。

依存の強弱が要点です。シフトを作っているのは電荷を貯める側の量で、トンネル膜厚は別の役どころ。上の式が $C_{FC}$ だけを分母に持つのと、同じ構図です。

分解能と結合係数の積は、$q/C_{\mathrm{rest}}$ で固定される

$C_{FC}$ は、書き込みの側にも作用します。等価回路で書いたしきい値シフトの枠組み¹と、同じ容量が両側に入ります。制御ゲート結合係数は

${\alpha }_G$ が大きいほど、同じ $V_{CG}$ で浮遊ゲート電位が高くなり、トンネル酸化膜の電界が高くなります。書き込みが速い。

ところが同じ $C_{FC}$ が、上の式では分母にいます。大きくすると刻みが粗くなる。

2 つを同時に書きます。寄生側の合計を $C_{\mathrm{rest}}=C_{FS}+C_{FD}+C_{FB}=1.12$ fF として

$C_{FC}$ を消去します。$C_{FC}=C_{\mathrm{rest}}{\alpha }_G/(1-{\alpha }_G)$ なので

右辺には $C_{FC}$ が入っていません。寄生容量だけで決まる定数です。

$61.9\times 0.698/0.302=61.9\times 2.3125=143$ µV。一致します。

だから $C_{FC}$ をどう動かしても、この積は一定のままです。

$C_{FC}$ を 2 倍にすると、書き込み電界を 17.8% 稼ぐ代わりに、監視の刻みが 2 倍粗くなります。

書きやすいセルほど、$V_t$ で見えにくい。

両方を同時に良くする道は 1 つだけです。$C_{\mathrm{rest}}$ を削ること。上の積の右辺がそれで決まっているので、寄生容量を半分にすれば、同じ ${\alpha }_G$ で刻みが半分になります。

「$V_t$ 監視で何 mV まで意味があるか」は、製品の $C_{FC}$ が入ってはじめて決まります。$C_{FC}$ は、書き込み性能の要求から先に決まっている場合がほとんどです。

分布の幅そのものが、データの区別を奪う

$V_t$ がデータを定めている側の量であることの帰結は、分布の幅がそのまま誤りになる点に出ます。

2022 年の 3 次元 NAND における Vth 分布を狭める改良 ISPP の研究²2Improved ISPP Scheme for Narrow Threshold Voltage Distribution in 3-D NAND Flash Memory (2022)が、多値化にはチップ内の各書き込み状態の Vth 分布が狭いことが重要であると述べたうえで、異常書き込みセル（Vth が次の書き込み状態と重なるまで過剰に書き込まれたセル）が分布幅を広げること、そして広い分布は各セルのデータの区別を難しくしてデータ誤りを生むことを挙げています。

「分布が重なる」がそのまま「データの区別が消える」です。代理指標なら重なりはリスクの上昇ですが、こちらでは誤りそのもの。

対策も具体的です。目標のセルが第 $n$ の書き込みベリファイ水準を通過する直前で書き込みステップ電圧を下げると、Vth とベリファイ水準の差が縮んで異常書き込みセルが減る。次のステップで大半のセルが書き込まれると予測される段でだけステップ電圧を選択的に下げるので、総パルス数の増加を最小限に抑えつつ分布幅が大きく減る。

ステップ電圧を下げる操作は、上の 62 µV の刻みへ近づく操作です。書き込みの分解能と監視の分解能が、同じ量で測られている。

分布を広げる要因は、構造の側にも並んでいます。2023 年の非円形チャネルが 3 次元 NAND のしきい値電圧分布へ与える効果の研究³3Effect of Noncircular Channel on Distribution of Threshold Voltage in 3D NAND Flash Memory (2023)が、円形の領域とスパイク領域で電界が動くために電荷トラップ層の捕獲電子密度が不均一になること、そして書き込まれた非円形セルの中には捕獲電子の薄い領域ができて電流を大きく増やすことを TCAD で示しています。

数も出ています。スパイク寸法が 15 nm に達すると、全電流の 50% 以上がその領域を流れる。

セルの断面形状が、同じ書き込み条件で別の $V_t$ を作ります。上の 62 µV は理想的な 1 つのセルの刻みで、実際の分布幅は形状のばらつきが支配します。

下側の線を割ると、壊れるのは別のセル

「限界超過がそのまま故障」という筋書きには、アレイへ組んだときの例外があります。過消去です。セル構造そのものが消去性能を左右する点は、2007 年の新規セル構造の研究⁴4Novel SONOS and Floating-Gate Flash Memory Cell Structures for High Density and High Reliability Applications (2007)が比較対象にしています。

過消去は、浮遊ゲートからトンネルで出た電子の数が、書き込み時に注入された数より多いときに起きます。非書き込みセルのしきい値が下側の線を割り、意図より高いオフ電流が流れる。

問題が出るのは、そのセル以外のセルです。

同じビット線上の非選択セルの多くが過消去されていると、それらの合計リーク電流が大きくなりすぎて、選択されたセルのオン・オフの読み取りを妨げます。

原因のセルは、測った側では正常に振る舞います。原因は自分の領域にあり、被害は外に出る。

数にします。センスに許される余裕を $I_{\mathrm{margin}}$、過消去セル 1 個あたりのリークを $I_{\mathrm{leak}}$ とすると、許される過消去セル数は

リークが 1 桁増えると、許される過消去セル数が 1 桁減ります。

1 個あたり 100 nA なら、1,024 セルのビット線で 100 個、1 割が上限です。

だから $V_t$ の監視には、分布の上側の裾に加えて、下側の裾をビット線単位で数える手順が要ります。

上側の線は「跨いだビットが反転する」。下側の線は「跨いだビットに代わって、ビット線全体が壊れる」。同じ $V_t$ という量に対して、2 本の線の意味が別です。

窓が狭まる速さは、構造で動く

繰り返し書き換えると、上下の線の間隔——しきい値の窓——が狭まります。

その速さは構造で動きます。2014 年のフィールド酸化膜構造が NAND フラッシュの耐久特性へ与える効果の研究⁵5Effect of field oxide structure on endurance characteristics of NAND flash memory (2014)が、その 1 つの軸を対象にしています。

材料系そのものを変える道も公開されています。1999 年の窒化膜を含む不揮発メモリ積層のサイクル耐久の研究⁶6Cycling endurance of silicon-oxide-nitride-oxide-silicon nonvolatile memory stacks (1999)が、シリコン–酸化膜–窒化膜–酸化膜–シリコンの積層について耐久を調べています。

構造の選択肢は増えています。2007 年の高密度・高信頼性向けの新規セル構造の研究⁴が、浮遊ゲートに横方向の PNP サンドイッチドーピング分布を持つセルが、従来の n 型浮遊ゲートセルに比べて書き込み速度が高く、低消費電力で、データ保持特性が良く、消去性能は同等であることを報告しています。さらに二重の窒化トラップ層と縦型構造で 1 セル 4 ビットを実証、と。

1 セル 4 ビットは、上の窓を 16 の状態へ割る操作です。窓が 4 V なら 1 状態あたり 250 mV、分布の幅を含めると余裕はその何分の 1 か。

62 µV の刻みは、ここで効いてきます。250 mV の間隔を 62 µV で測るなら、4,000 段階の分解能がある。測る側の刻みは足りていて、手前で詰まっているのは分布の幅のほうです。

現場で動く判断

1. しきい値シフトは $\Delta V_t=-\Delta Q/C_{FC}$ です。総容量より手前の制御ゲート容量だけ。依存の相手を取り違えると、桁で外します。

1. $C_{FC}=2.59$ fF なら、電子 1 個が 62 µV です。1 mV で 16.2 個、0.5 V で 8,083 個。この値が分解能の上限であり下限でもあります。

1. $\Delta V_t^{(1e)}\times {\alpha }_G/(1-{\alpha }_G)=q/C_{\mathrm{rest}}$ は定数です。ここでは 143 µV。$C_{FC}$ をどう動かしても積は一定。

1. $C_{FC}$ を 2 倍にすると、書き込み電界 +17.8%、刻み 2 倍粗い。書きやすいセルほど、$V_t$ で見えにくい。

1. 両方を同時に良くする道は、$C_{\mathrm{rest}}$ を削ることだけです。寄生容量を半分にすれば、同じ ${\alpha }_G$ で刻みが半分。

1. 「$V_t$ 監視で何 mV まで意味があるか」は、製品の $C_{FC}$ しだいです。$C_{FC}$ は書き込み性能の要求から先に決まっている場合がほとんど。

1. 分布が重なると、そのままデータ誤りになります²。代理指標ならリスクの上昇、データを定める量なら誤りそのもの。

1. 書き込みステップ電圧を選択的に下げると分布幅が減ります²。総パルス数の増加を抑えたまま。書き込みの分解能と監視の分解能は、同じ量で測られています。

1. セルの断面形状が分布を作ります³。スパイク 15 nm で全電流の 50% 以上が捕獲電子の薄い領域を流れる。62 µV は理想セルの刻みで、実際の幅は形状が支配します。

1. 過消去では、壊れるのが別のセルです。許される過消去セル数は $N_{\max }=I_{\mathrm{margin}}/I_{\mathrm{leak}}$。1 個 100 nA なら 1,024 セルのビット線で 1 割まで。

1. 上側の線と下側の線で、意味が別です。上は「跨いだビットが反転」、下は「ビット線全体が壊れる」。下側の裾は、ビット線単位で数えます。

1. 1 セル 4 ビットは窓を 16 状態へ割る操作です。窓 4 V なら 1 状態 250 mV。62 µV の刻みなら 4,000 段階あるので、手前で詰まっているのは分布の幅のほうです。