劣化で書き込みが楽になる理由：遅延増は 1.2 V で 7.7%、0.8 V で 20%

SRAM を加速試験でエージングすると、書き込みの最小動作電圧が下がることがあります。劣化させたのに、書きやすくなっている。

壊れたのは素子か、それとも指標か。

同じ 30 mV の劣化が、電源電圧しだいで 5.3% から 20% まで作用の大きさを変えることを導きます。

窓の両端は、別の速さで遅くなる

ワード線の活性化窓は、2 つの信号の時間差です。

両端が別の信号経路から来るのが要点です。イネーブル側はクロックから短い経路で、ディセーブル側はリセット信号として長い経路を通る。

BTI で全トランジスタの $|V_t|$ が上がると、どちらの経路も遅くなります。遅くなる量は通過する段数に比例します。

長いほうが余計に遅れる。だから窓が伸びる。

窓が伸びると、書き込みが楽になります。6T セルのノードが放電・充電する時間が増えるからです。

セルは劣化しているのに、与えられる時間が増えたので、正味では改善して映ります。

$V_t$ のシフトを $\Delta V_t$ と書きます。この量そのものをバイアス平面上でモデル化した報告があります。2026 年の NBTI/HCD 結合モデルの研究¹1A Weighted NBTI/HCD Coupling Model in Full VG/VD Bias Space with Applications to SRAM Aging Simulation (2026)が、反応拡散理論とホットキャリアのエネルギー駆動理論から NBTI と HCD それぞれの $\Delta V_{th}$ モデルを立て、ゲート電圧とドレイン電圧の 2 次元平面上でべき乗の重み係数を使って結合しています。交流の効果と長期の飽和挙動も含み、予測値の実験に対する平均相対誤差が 11.6%。

同じモデルを SRAM 回路へ入れたときの誤差も書かれています。読み出し静的ノイズマージンで最大絶対誤差 4.2%、書き込み静的ノイズマージンで 3.1%。

$\Delta V_t$ を入力として、マージンが数パーセントの誤差で出る。以下の計算の入口が、この精度で用意されています。

段あたりの遅延増は、$V_{dd}$ で 4 倍動く

$\Delta V_t$ の値そのものは上のバイアス平面モデル¹から取れるので、ここから先は遅延へ変換する作業です。段あたりの遅延が規格化しきい値電圧の関数になるとして、$V_t/V_{dd}<0.5$ の範囲で

BTI で $|V_t|$ が $\Delta V_t$ だけ上がったときの遅延増加率は

イネーブル側が $m$ 段、ディセーブル側が $M$ 段で、どの段も同じ $\delta$ だけ遅れるなら

段数の差が約分されます。割合で書くかぎり、段数を数える手順が消えます。段あたりの遅延増加率が、そのまま窓の伸び率になります。

$V_t=0.30$ V、$\Delta V_t=30$ mV で電源電圧を振ります。

0.8 V の行を手で追います。$\Delta V_t/V_{dd}=0.030/0.8=0.0375$、$(V_t+\Delta V_t)/V_{dd}=0.330/0.8=0.4125$、分母 $0.6-0.4125=0.1875$。

同じ 30 mV が、1.2 V では 7.7%、0.8 V では 20%。2.6 倍ちがいます。

最小動作電圧は、いちばん低い電源電圧で測る量です。つまり補償効果が最大になるのは、測っているまさにその場所です。

補償が勝つ比は、電源を下げるほど大きくなる

窓が伸びる一方で、セルの駆動能力は落ちます。2 つを同じ単位で比べます。駆動能力の低下がマージンへどう出るかは、6T セルの 4 指標での定量²2Countermeasures against NBTI degradation on 6T-SRAM cells (2011)が別に数値化しています。

駆動の目減りを、オーバードライブの相対低下 $\Delta V_t/(V_{dd}-V_t)$ で見積もります。

比がどこでも 1 を超えていて、しかも電源を下げるほど大きくなります。

だから「劣化させたのに書き込みが楽になる」は、低い電源側に限った例外とは別です。上の見積もりの範囲では、低い電源側ほど強く出る系統的な効果です。

符号が返る指標を見分ける手順は、3 つに書けます。

1. その指標が、複数の要素の差や比になっているかを数える
2. 要素それぞれが、劣化でどちらへ動くかを個別に列挙する
3. 差や比を取った結果の符号を、計算し直す

「劣化＝すべての指標が悪化」は、絶対量を測っている指標についての話です。相対量を見ている指標では符号が反転しえます。

モデルの床が、$1.67\Delta V_t$ だけ上がる

上の式には、分母がゼロになる電源電圧があります。この床は、マクロ全体の $V_{\min }$ 分布³3Estimation of minimum operating voltage in fully depleted SOI SRAM cells using gamma distribution (2022)とは別の、モデル側の限界です。

床が 50 mV 上がります。そして

しきい値のシフトの 1.67 倍だけ、床が上がる。

この床は、上の「書き込みが楽になる」と符号が逆です。タイミングの側では補償が働いて指標が改善するのに、式そのものが通用する下限は悪化している。

80 mV まで進むと、段あたりの遅延が 80% 増え、床が 0.633 V まで上がります。

改善して映る指標と、確実に悪化している床。2 つを同じ表へ載せる手順が抜けると、「エージング後も $V_{cc\min }$ が良い」という報告だけが最後まで流通します。

高性能設計の基準からは、1.5 倍外側で測っている

$\delta$ が急になる領域は、設計の基準から外れています。

高性能 CMOS 回路では $V_t/V_{dd}$ を 0.25 以下に保つのが通例で、$V_t=0.30$ V なら

最小動作電圧の探索は、この基準から意図的に外れる操作です。0.8 V での $V_t/V_{dd}=0.375$ は、基準の 1.5 倍。

そこは遅延が $V_t$ に過敏になる領域なので、小さな $\Delta V_t$ がタイミングを大きく動かします。上の表の右下が急なのは、そのためです。

最小動作電圧そのものは、分布で書く量です。2022 年の完全空乏型 SOI SRAM セルにおける最小動作電圧の推定³が、32 kb マクロの全セルについて $V_{\min }$ を測定し、ガンマ分布と対数正規分布を一般化ガンマ分布で近似して比べた結果、$V_{\min }$ がガンマ分布に従うことを見出しています。少数の試料を測ってガンマ分布から線形外挿すれば、マクロの最悪 $V_{\min }$ を推定できる、と。

分布の形が決まっていると、上の $\delta$ の作用が裾へどう伝わるかも追えます。平均値のシフトと裾のシフトは、別の量です。

読み出しは 2 通りに失敗し、対策が逆を向く

書き込みの側を見てきましたが、読み出しの失敗は 2 通りに割れます。

対策が逆方向です。だから最適なタイミングは両者のあいだにあり、片方だけを見て直すと、もう片方を悪化させます。

BTI は両側を同時に悪くします。セルの駆動能力が落ちて信号不足側へ、センスアンプが遅くなって時間不足側へ。帯の左端が右へ、右端が左へ動く。

オフセット電圧のほうには、回路で対処する手が用意されています。2016 年のオフセット耐性を持つ電圧型センスアンプのビット線センシング回路⁴4Design of an offset-tolerant voltage sense amplifier bit-line sensing circuit for SRAM memories (2016)が、オフセットのキャンセルと補償を組み合わせた方式を提案しています。最大利得の領域で動作させたインバータでセンスアンプの系統的オフセットを補償してセンス遅延を減らし、等化のフィードバック経路でインバータ増幅器の系統的オフセットをキャンセルする。

オフセットを下げると、信号不足側の端が左へ戻ります。帯が広がるので、$\Delta V_t$ の余裕が増える。

セルの側から対処する道も公開されています。2011 年の 6T-SRAM セルにおける NBTI 劣化への対策の研究²が、NBTI が現行のプロセス技術で SRAM セルへ最も深刻な経年効果を与え、安定性の損失を引き起こすと述べたうえで、対策を 90 nm でのシミュレーションで、読み出し SNM・保持 SNM・読み出し電流・書き込みレベルという確立した指標で定量しています。

指標が 4 つ並んでいるのが要点です。上で計算したとおり、1 つの指標を単独で取ると符号が返る場面があります。4 つを同時に見比べると、そこが切り分けられる。

加速条件そのものが、複数の軸を持つ

最後に、エージングの与え方の側です。

2023 年の SRAM PUF に対する加速エージングの研究⁵5Accelerated Aging Effects on SRAM PUF reliability at various Temperature and Voltage conditions (2023)が、温度と電圧のさまざまな条件で SRAM セルの起動値の安定性を調べ、複数回の試行で出力を比較して結果を確かめています。環境条件、エージング効果の蓄積、プロセスばらつきという 3 つの要因の絡み合いを一覧にしています。

温度と電圧が別の軸として振られている点が、この記事の話と合流します。$\delta$ は $V_{dd}$ の関数で、$\Delta V_t$ は温度と時間の関数。同じ $\Delta V_t$ を与えても、測る $V_{dd}$ が違えば出てくる符号が変わります。

だから「HTOL 後に $V_{cc\min }$ がどう動いたか」を報告するときは、測定時の $V_{dd}$ とタイミング設定が要ります。その 2 つを欠いた数字は、上の表のどの行を指すかが不明のままです。

現場で動く判断

1. 活性化窓は 2 つの信号の差です。両端が別経路から来るので、長いほうが余計に遅れて窓が伸びます。

1. 段数の差は約分されます。$W^{\prime }=W(1+\delta )$。段あたりの遅延増加率が、そのまま窓の伸び率。

1. $\delta =(\Delta V_t/V_{dd})/(0.6-(V_t+\Delta V_t)/V_{dd})$。$\Delta V_t=30$ mV で、1.2 V なら 7.7%、0.8 V なら 20%。2.6 倍。

1. 補償が駆動の目減りに勝つ比は、電源を下げるほど大きくなります。1.2 V で 2.31、0.8 V で 3.33、0.6 V で 10.0。低い電源側ほど強く出る系統的な効果です。

1. 最小動作電圧は、補償が最大になる場所で測る量です。いちばん低い電源電圧。符号が返るのは、この定めの帰結です。

1. モデルの床は $1.67\Delta V_t$ だけ上がります。30 mV の劣化で 0.500 → 0.550 V。改善して映る指標と、確実に悪化している床を、同じ表へ載せます。

1. 最小動作電圧の探索は、高性能設計の基準の 1.5 倍外側です。$V_t/V_{dd}=0.375$ 対 0.25。遅延が過敏になる領域で測っています。

1. 符号が返る指標は 3 手順で切り分けます。差や比かを数える、要素ごとの向きを列挙する、符号を計算し直す。

1. $\Delta V_t$ からマージンまでが数%の誤差で結ばれます¹。NBTI/HCD 結合モデルで、読み出し SNM 4.2%、書き込み SNM 3.1%。計算の入口はこの精度で用意されています。

1. 読み出しの失敗は 2 通りで、対策が逆を向きます。BTI は両側を同時に悪くする。オフセットを下げる回路⁴は、左端を左へ動かして帯を広げる操作です。

1. 指標は 4 つ同時に見比べます²。読み出し SNM・保持 SNM・読み出し電流・書き込みレベル。1 つを単独で取ると符号が返る場面があります。

1. 最小動作電圧はガンマ分布に従います³。少数の試料から線形外挿で最悪値が求まる。平均のシフトと裾のシフトは別の量です。

1. 温度と電圧は別の軸です⁵。同じ $\Delta V_t$ でも、測る $V_{dd}$ しだいで符号が反転する。測定時の $V_{dd}$ とタイミング設定を添えます。