SRAM の寿命指標：読み出し 3.19 万年、SNM 21.6 年と 3 桁離れる

同じ SRAM を、同じ試料・同じ温度・同じ外挿にかけて、寿命を 3 つの指標で出しました。3 桁ちがいます。どれが本当の寿命なのでしょうか。同じ劣化から出た数字がなぜそこまで離れるのでしょうか。

ウェーハレベル信頼性で SRAM の信頼性を測る方法論¹1Chien ほか, An Extended Building-In Reliability Methodology on Evaluating SRAM Reliability by Wafer-Level Reliability (2020)（BIR）の中で、スクライブレーン上の SRAM テスト構造を 125 °C で加速劣化させ、べき乗則モデルで 1.1 Vop における寿命を外挿した結果です。

3 桁違います。

合否の基準。電子製品の寿命は通常 10 年で設計し、デューティファクタを考慮して仕様を 5 年へ落とします。

• 読み出し可能性：6,380 倍の余裕
• データ保持：594 倍の余裕
• SNM：4.3 倍の余裕

そこから出る結論。この SRAM の弱点は、読み出し、あるいはノイズ誘起の擾乱のほうにある。

読み出し可能性とデータ保持だけを追っていたら、この製品は「無限に安全」に映ります。

なぜ読み出しだけが弱いのか

「弱点は読み出し、あるいはノイズ誘起の擾乱」——ここまでは結論だけで、なぜ読み出しなのかは、そこから先にあります。理由は回路側です。

SNM の測り方は 1 つに定まっています。MOS SRAM セルの静的ノイズマージンを解析した 1987 年の論文²2Seevinck ほか, Static-noise margin analysis of MOS SRAM cells (1987)が定めた手続き——2 本の伝達曲線のあいだに入る最大の正方形の一辺——が、「バタフライカーブに内接する 2 つの正方形のうち短いほうの辺長」と同じものです。手続きが同じなので、そのまま照らせます。

そのうえで、読み出しが弱い理由。

読み出し中は、低いほうのノードがビット線によって引き上げられ、高いほうのノードは高いままです。ターンオンしたアクセストランジスタを通じて出力ノードが $V_{dd}$ のビット線へつながるので、各インバータの high-to-low 遷移が鈍ります。

だから CMOS SRAM セルは、読み出し動作中のほうがノイズ擾乱に弱い。ノイズマージンがそのぶん小さいからです。

保持モードでは、アクセストランジスタが切れていてセルはビット線から切り離されています。読み出しでだけ、低位ノードがビット線から持ち上げられ、伝達曲線が鈍る。3 桁の差は、この 1 点から出ています。

差を作っているのは、設計マージン「幅 2 倍」

読み出し安定性を守るための設計則が、数字で決まっています。

読み出し "0" では Q6（アクセス）と Q2（プルダウン）に電流が流れる。$V_2$ を抑えるには $R(Q2)<R(Q6)$、つまりプルダウンがアクセスより強い必要があります。

そこで設計者は通常、Q1 と Q2 を Q5・Q6 の約 2 倍の幅にします。

読み出し SNM を支えているのは、この幅 2 倍です。保持モードには、そもそもこの電流経路が無い。同じ $\Delta V_t$ が、保持では素通りし、読み出しでは幅 2 倍ぶんのマージンを削りにいく。

書き込み側の不等式は向きが逆で、$R(Q5)<R(Q3)$、アクセスがプルアップより強い必要があります。Q3・Q4 は pMOS で、同じチャネル長・同じ $|V_t|$ なら幅あたり電流が nMOS の約半分なので、最小寸法のままで条件が満たされる。

3 つの動作モードが、3 つの別々の不等式を持っています。寿命が 3 桁ちがうのは、そのためです。

「幅 2 倍」は、低位ノードを何ボルトまで持ち上げるか

不等式のままでは、余裕の大きさが伏せられたままです。数字にします。出来合いの式が無いので導出します。

読み出し "0" のとき、アクセス Q6 とプルダウン Q2 は、ビット線（$V_{dd}$）と接地のあいだの分圧器になります。線形領域のオン抵抗で近似すると

オン抵抗は $W/L$ に反比例するので $R_{\mathrm{AX}}/R_{\mathrm{PD}}=(W/L{)}_{\mathrm{PD}}/(W/L{)}_{\mathrm{AX}}={\beta }_{\mathrm{cell}}$。だから

「Q1・Q2 を Q5・Q6 の約 2 倍の幅にする」は、${\beta }_{\mathrm{cell}}=2$ のことです。入れると $V_2=V_{dd}/3$。$V_{op}=0.9$ V なら 0.30 V。

読み出しに入った瞬間、低位ノードが 0 V から 0.30 V へ持ち上がります。保持モードではここが 0 V のままです。バタフライカーブの片側が、劣化を 1 mV も受ける前に 0.30 V ぶん食われている。これが「読み出しのほうが脆弱」の中身で、幅 2 倍という設計則は、この食われ方を $V_{dd}/2$ から $V_{dd}/3$ へ抑えるために払っているコストです。

$\Delta V_t$ が乗ると、${\beta }_{\mathrm{cell}}$ が実効的に動きます。プルダウンが弱れば $R_{\mathrm{PD}}$ が上がり、$V_2$ がさらに持ち上がる。保持モードには、この分圧器がそもそも無い。だから同じ $\Delta V_t$ が 1 mV も届かないままです。

3 桁の差は、何倍のマージン差から来ているのか

では 3 桁というのは、どれだけのマージン差なのでしょうか。べき乗則を逆に解くと出ます。

劣化量が $\Delta (t)=A{t}^n$ で進み、マージン $M$ を食い切ったところで故障とすると、寿命は

指数が $1/n$ です。同じ試料・同じ機構なら $A$ と $n$ は共通なので、2 指標の寿命比とマージン比は次で結ばれます。

時間指数は、同じ 28 nm HKMG で測られた $n=0.18$³3Chien ほか, Influence of I/O oxide process on the NBTI performance of 28nm HfO2-based HKMG p-MOSFETs (2016) を使います（3 指標それぞれの指数は報告の外なので、ここは仮定です）。読み出し可能性と SNM の寿命比は $3.19\times 10^4/21.6=1,477$ なので

データ保持と SNM なら $2.97\times 10^3/21.6=137$ で、$137^{0.18}=2.4$ 倍です。

3 桁の寿命差の正体は、3.7 倍のマージン差でした。

これは 2 つのことを同時に言っています。1 つめ。3 指標が「桁ちがいに頑丈さを分け合っている」という読み方も的を外します。マージンで見れば数倍の範囲に収まっていて、$1/n=5.6$ という指数がそれを 3 桁へ引き伸ばしている。2 つめ。だからこそ、指標を取り違えたときの被害が大きい。マージンをわずか 3.7 倍見誤るだけで、寿命の見積もりが 1,477 倍動きます。

3.7 倍は、上で出した $V_{dd}/3$ と同じ桁です。読み出しでは低位ノードが最初から 0.30 V 持ち上がっていて、保持では 0 V。回路の分圧器から出る数倍と、寿命の外挿から逆算した 3.7 倍が噛み合っているので、この 3 桁は外挿の事故より、設計則がそのまま出た値だと読めます。

ミスマッチが SNM を殺す、を数字で

非対称ストレス（データ 1 を保持し続け、PU1 と PD2 の 2 個だけを劣化させる）は、意図的にミスマッチを作る操作です。その乗り方は、定量的に掴めます。

CMOS SRAM セルの SNM は、デバイスのマッチングに強く依存します。典型的な SRAM アレイは非常に多数のセルを持ち、デバイスパラメータが広い統計分布を持つ。そこへ NBTI による pMOSFET のしきい値電圧不安定性が乗ると、比較的大きな $V_t$ シフトと $V_t$ のミスマッチが同時に入ります。

28 nm HKMG の I/O 用厚膜酸化膜 PMOS で測られているのが、まさにこの pMOS の NBTI です³（$V_g=-2.5$ V、125 °C）。長く「最大の関心事」と呼ばれてきた機構を、いまはレシピ——炉／ISSG、PDA の有無、DPN 窒素濃度——で潰しにいっています。

劣化が乗る前の土台の広さを見ておきます。最小幅 100 nm 級の $V_t$ ゆらぎの標準偏差 ${\sigma }_{V_t}$ を 30 mV として、分布の端を数えます（この記事での計算）。

ガウス分布で $|z|>6$ となる確率は両側で $1.97\times 10^{-9}$。$10^9$ 素子のアレイなら $10^9\times 1.97\times 10^{-9}=1.97$、平均 2 個です。$6\sigma$ の大きさは $6\times 30\mathrm{mV}=0.18$ V で、0.2 V のオーダー。

この計算を 64 Mb SRAM に当てます。6 トランジスタセルなので、

1 チップあたり平均 0.8 個。ストレスを掛ける前から、$6\sigma$ の端にいる素子がほぼ 1 個は入っている計算になります。WLRB が 64 Mb のフル機能 SRAM をパッケージする理由——試験容量が大きいほど試験時間が減り、故障解析も楽になる——の中身がこれです。スクライブレーンに数個並べたテスト構造では、$6\sigma$ の素子を引く確率が $10^{-8}$ 台どまり。機構はテスト構造で分かっても、分布の端はそこから漏れます。

$V_{min}$。

どの CMOS SRAM アレイにも、アレイ内の少なくとも 1 ビットが機能しなくなる最小電源電圧 $V_{min}$ があります。そこで落ちるビットは、たいていデバイスとインバータが激しくミスマッチしている個体です。

$V_{dd}$ を下げると、オーバードライブ比 $V_{dd}/V_t$ がもともと低い高 $V_t$ デバイスの電流駆動が、割合としてより強く削られます。つまり $V_{dd}$ の低下は弱いデバイスをさらに弱くし、ミスマッチを広げ、ついには SNM の一方がゼロに達します。

1.1 Vop への外挿は、この $V_{min}$ の裏返しです。劣化で $V_t$ が動く → ミスマッチが増える → $V_{min}$ が上がる → 使える電圧の下端が食われる。「SNM 21.6 年」は、$V_{min}$ が 1.1 Vop（0.99 V）を超えるまでの時間と読めます。

3 つの不等式のうちどれが先に崩れるかは、セル単体では決まりません。$V_{min}$ を実際に押し上げているのがセルなのか周辺回路なのかは、別に切り分ける必要があります。

対称ストレスと非対称ストレスは、目的が別

WLR の試験構造¹が工夫されていました。標準動作電圧 Vop = 0.9 V。そして、

N1 と N2 にそれぞれつながる SNL・SNR という 2 つの端子を足し、ノード電圧を直接印加・読み出しできるようにしています。

スクライブレーンの金属パッドに合計 7 端子。

通常の SRAM セルでは外から触れないノードを、テスト構造では引き出している。端子を組み合わせれば、各デバイスのドレイン側飽和電流 $I_{dsat}$ としきい値電圧 $V_t$ を測れる。

具体例まで書かれています。VDD をソース側、SNR をゲート、SNL をドレイン側に繋げば、PU1 の電気パラメータを劣化区間ごとに監視できる。

ストレスの掛け方が 2 通りあり、目的が別です。

「相関を作りやすい」が、非対称ストレスを使う理由です。

装置側の条件も書かれています。SMU（ソースメジャーユニット）の応答限界のため、ストレスのサイクル時間は 2.4 秒。

実際の SRAM は ns 単位で動きます。2.4 秒は 9 桁遅い。対称ストレスが「実使用に近い」というのは、波形の順序が近いだけで、周波数はまったく違います。

HTOL を 1,000 時間から 16 時間へ

WLR の結果を製品レベルで検証する¹ために、PDR HTOL 試験が行われています。ここでの時間短縮が具体的でした。

62 倍の短縮です。

それを成り立たせる前提が 2 つ書かれています。

1. 電圧を上げる前に、EOS の不在を確かめる。

FA と電流–電圧（I–V）曲線のチェックで EOS（電気的過ストレス）の不在を確かめたうえで、HTOL 試験に 1.6 V という高いストレス電圧を非対称モードで印加しています。

加速が成り立つのは、同じ故障機構が働いている範囲に限ります。電圧を上げすぎて別の機構（EOS）に入ると、外挿が無意味になります。FA と I-V で確かめる、が手順です。

1. 自己発熱を打ち消して、接合温度を一定に保つ。

ストレス下の熱散逸を丁寧に計算し、周囲温度と印加電圧を調整して、接合温度を 125 °C に保っています。

3 つを 1 枚に収めると、62 倍が「電圧を上げた成果」より先にあることが浮かびます。

NBTI は、時間指数が変わらない

28 nm HKMG の I/O 用厚膜酸化膜 PMOS で、ゲート酸化膜の作り方を 3 通り変えて NBTI を比較した結果³です。

測定条件：Agilent B1500 と Cascade プローブステーション。on-the-fly モード、$V_g=-2.5$ V、125 °C。回復効果を最小化するため遅延時間は 2 ms 以下。EOT は約 33 Å。

「回復効果を最小化するため」に遅延を 2 ms 以下にしている点が要点です。NBTI はストレスを止めた瞬間から回復し始めるので、測るのが遅いと劣化量を小さく見積もります。回復の振る舞いそのものは、2013 年に実測⁴4Yonamoto, Recovery behavior in negative bias temperature instability (2013)と永続成分を担う欠陥の生成・回復機構⁵5Yonamoto, Generation/recovery mechanism of defects responsible for the permanent component in negative bias temperature instability (2013)の両面から調べられています。

3 つの比較結果。

3 つの比較すべてで、時間指数は 0.18〜0.19 のまま変わりません。

どの 2 群からも同じ NBTI 時間指数（0.18〜0.19）が出ます。これは、NBTI の劣化機構と、界面トラップおよび酸化膜トラップの影響因子を同じものとして扱えるということです。

PDA の比較でも、時間指数はおよそ 0.18 で同程度。

両対数へ引くと、「指数が同じ」が何を許すのかが 1 目盛で浮かびます。

WLRB：ウェーハとパッケージを繋ぐ段

WLR のプログラム¹は段階に割ってあり、WLRB の位置づけが明確でした。

WLRB では、テスト構造と、大容量（64 Mb）のフル機能 SRAM をパッケージして PLR（パッケージレベル信頼性）試験を行います。

理由。

試験容量が大きいほど試験時間が減り、故障解析も楽になる。だから検出された故障モードは、劣化仕様と、パッケージレベル・ウェーハレベルの信頼性の相関を作るのにそのまま使えます。

64 Mb という容量が、統計を稼ぐ手段になっています。1 個のパッケージに 6,400 万ビットあるので、低確率の故障モードを短時間で拾える。

スクライブレーンの数個のテスト構造では、まれな故障モードが姿を見せないままです。だから「テスト構造で機構を掴み、大容量品で統計を取る」という二段構えになる。

WLRA（ウェーハレベルで機構を掴む）→ WLRB（パッケージで統計を取る）→ WLRC（製品信頼性との相関を検証する）という流れが、この 3 つの案件から読めます。

実務での使い方

NBTI の回復は、永続成分と回復成分に分けて機構まで追われています⁵。下の 9 点は、その手前で効いてくる運用の話です。

寿命指標を 1 つだけ報告するのは避けてください。同じ試料で 3 桁の開きが出ます。

動作モードを列挙して、それぞれで劣化がどう乗るかを書き並べてください。保持では余裕があり、読み出しで律速になります。

加速電圧を上げるときは、接合温度を一定に保ってください。自己発熱で温度加速が混ざり、指数が分離できなくなります。

電圧を上げる前に、EOS の不在を FA と I–V で確かめてください。別の機構に入ったら外挿は無意味です。

NBTI では、まず時間指数を見てください。指数が同じなら機構は同じで、短時間試験で順位が決まります。

指数が変わったら、別の機構が入っています。振幅より先に指数を確かめてください。

窒素は量よりプロファイルで管理します。ピークを界面から遠ざける。

まれな故障モードを拾うには、大容量品を使ってください。テスト構造の統計では手が届かないままです。64 Mb なら $6\sigma$ の素子が 1 チップに平均 0.8 個、テスト構造 10 個なら $2\times 10^{-8}$ 個です。

読み出しが弱いのは物理です。保持ではセルがビット線から切り離されており、読み出しでだけ低位ノードが持ち上げられます。マージンを支えているのはプルダウンの幅 2 倍だけで、それでも $V_{dd}/3=0.30$ V は最初から食われています。

律速が絞れたあと、ウェーハ上の短時間データから製品の寿命をどう求めるかは別の手続きになります。そこで使う「BTI 寿命 ÷ デューティ比」の 1 行は、この記事が 10 年設計を仕様 5 年へ落としたのとまったく同じ操作なので、両方を並べずに繋ぐと、デューティ比で二重に割ることになります。