熱テストチップ、TSV列で予測と実測が逆imecは断面観察で熱modelを修正
3D積層（3DI）の熱を測る試験チップ、つまりheaterと温度sensorを組み込んだtest vehicleの構成は、規格と公開例で確かめられる。JEDECのJESD51-4Aはwire bondとflip chipの熱試験チップの設計指針で、3D積層向けのheaterとsensorの並べ方はIBMとimecが公開記事と論文で示している。公開例が示すのは、その構成と、その試料で測った値だ。imecの試験では熱modelの予測と実測が食い違い、断面で実際の形状を確かめてmodelを直すと実測と合った。
imecのシミュレーションは、hotspotの下に7×7のTSV列を置くと温度上昇が7%下がると予測した。ところが実測では、10個のstackすべてで温度が逆に上がった1。断面を見ると、TSV列の外周に未接続のTSVがあり、接着剤の広がりにもむらがあった。縦の熱抵抗と横の温度分布を分けて見る考え方は3D積層の熱評価に要る2つの値で扱った。
試験チップの構成は、JEDECの指針とIBM・imecの公開例で確かめられる
Section titled “試験チップの構成は、JEDECの指針とIBM・imecの公開例で確かめられる”JEDECのJESD51-4Aは、試験チップの違いによる測定データのばらつきを減らすための、wire bondとflip chipの熱試験チップの設計指針で2、登録すれば無料で入手できる。junction-to-caseの熱抵抗の測定法はJESD51-14にある3。
3D積層に特有のsensorの並べ方は、公開例に具体的に載っている。IBMのColganらの試験stackは、セラミック基板、silicon carrier、4枚の熱試験chipを、直径約25 µmの鉛フリーはんだのmicrobumpで積んだ構成だ4。heaterの上の領域を6 mm角の9区画に分け、区画ごとにmicrobumpのpitchを50、71、100 µmと変え、各区画の中央に抵抗式の温度sensorを段ごとに上下にそろえて置いた。試験台では、基板をLGAソケットで試験カードに固定し、stackの上面に水冷の冷却板を取り外せるTIMで当てた。sensorは冷却水の温度を変えて1個ずつ校正した。IBMは、underfillを入れる前のstackで50 µm pitchの1区画だけ温度が高かった原因を、stackと冷却板の間のTIMの厚さのばらつきと推定している。
imecのOprinsらの試験チップは、5 mm角の上段dieを25 µmに薄化し、8 mm角で厚さ725 µmの下段dieへCu-Cu熱圧着で接合した1。配線層に50 µm角と100 µm角の銅のheaterを作り、温度sensorにはdiodeを使った。diodeの感度は20〜80 °Cで約−2 mV/°Cで、heaterの中心から0〜160 µmの5か所に、上段と下段の両方のdieで並べた。chipの上面は断熱し、熱が下の水冷heat sinkへ抜けるようにした。imecは2017年に、hybrid bonding（Cu/絶縁膜の直接接合）で貼ったwafer対の層間の熱抵抗を、第1配線層にheaterとsensorを置いた受動試験チップで測る設計5も発表している。
imecの試験では、TSV列の予測と実測が逆になった
Section titled “imecの試験では、TSV列の予測と実測が逆になった”imecは7×7のTSV列の食い違いを調べ、FIB-SEMの断面観察でTSV列の外周に未接続のTSVがあり、die間の隙間の高さがわずかにばらつき、接着剤の広がりも不均一だった1ことを突き止めた。この形状をmodelへ入れ直すと、予測は実測と合った。imecは、die間の隙間が700 nm〜1 µmのこのstackでは、接合界面の影響がTSVの影響と同じかそれ以上に大きいと結論した。隙間が数十µmになるCuやCuSnのmicrobumpのstackでは、縦方向の接続の影響はTSVよりさらに大きくなるとimecはみている。
IBMの測定でも、積んだstackの値は材料の値からの見積もりと違った。underfillを入れたmicrobump層の熱抵抗は、はんだとunderfillのbulkの熱伝導率から並列・直列で見積もった値より高かった4。IBMはこの差を、材料の界面抵抗、void、結晶粒界の影響と説明した。接合界面の不良の出方はHybrid Bondingの歩留まり・信頼性にまとめている。
測った値をmodelへ返す流れは、imec・Intel・Siemensの資料に共通する
Section titled “測った値をmodelへ返す流れは、imec・Intel・Siemensの資料に共通する”熱解析の技術者Robin Bornoffは、junction-to-caseのような熱抵抗の値は製品を比べるための指標で、予測に使えば値を取ったときと同じ冷却条件でしか当たらない6と書いている。同氏によれば、予測に使う熱modelは、部品メーカーから受け取るか、使う側が測定とシミュレーションを組み合わせて自分で抜き出す6。
imecは試験チップで校正したmodelを、大きな投資の前に3D製品の案を熱と応力の面から確かめる初期設計の流れ1へ組み込んだ。IntelとSiemensは、3D ICではchiplet間の熱結合がfloorplanの判断を左右し、実現性の検討からsignoffまで熱解析を続けて回す7流れを示した。別の例として、IntelのProcessor Thermal Test Vehicleは、製品siliconができる前に製品SKUの条件を模擬する設計作業8に使われる。
どの測定法がどの値を返すかは3DIの熱測定法の使い分け、試験チップを積む工程は3Dパッケージングの工程フローにまとめている。
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- 1Electronics Cooling（imec, Oprins）：3D積層のhotspot放熱の試験とモデル（2012年6月）electronics-cooling.com abcd
- 2JEDEC：JESD51-4A、熱試験チップの設計指針（2019年7月）jedec.org ↩
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- 4Electronics Cooling（IBM, Colganら）：3D積層のmicrobumpの熱抵抗の実測（2013年3月）electronics-cooling.com ab
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- 6Electronics Cooling（Bornoff）：JESD51-14が使えるパッケージの条件（2024年4月）electronics-cooling.com ab
- 7Siemens：Intel Foundryの3D IC熱解析の流れ（動画、2026年10月閲覧）resources.sw.siemens.com ↩
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