ダマシン配線の3モデルを3Dで比較｜分類軸は凹部の種類と統合単位

Cu配線で上下の層をつなぐとき、viaと上層のtrenchを別々のモジュールで金属化するか、同じ絶縁膜stackへ二種類の凹部を用意して一続きのbarrier／seed・Cu充填・CMPで埋めるかで、工程表に並ぶモジュール数と測定位置が異なります。別々に金属化すればviaとtrenchの条件を個別に最適化できる一方、capやbottom interfaceを含む受け渡し点が増えます。一度に埋めればviaと上層lineが一つのmetallization moduleへまとまる代わりに、via底の被覆とtrench cornerの形状を同じ金属化で同時に満たす必要があり、process windowが結合します。

BEOLインテグレーションフローとは、絶縁膜の開口、界面層、導体充填、平坦化を組み合わせ、上下の配線を電気的につなぐ工程のまとまりです。 このページでは、Cu配線の典型的な形成単位を3つの3Dモデルへ分けて比べます。3つを同じ座標で追うと、方式を凹部の種類と統合単位で分類でき、絶縁膜の中にどの凹部があり、どの導体がどの層をつなぎ、どこを平坦化して次の層へ渡すかを測定位置へ割り当てられます。

single-level damasceneは一種類の凹部を一回の金属化モジュールへ含めるモデル、M1–Via–M2は上下配線と縦方向導通部の役割を分解する比較モデル、Cu dual damasceneはビアと上層トレンチを同じ金属化サイクルへ統合するモデルです。singleとdualの断面図を工程ごとに別々に配置すると、工程単位が複数の断面へ分散し、「どこまでを一回の金属化へ統合するか」という差分を追いにくくなります。3Dモデルは、その差分を同じ座標系の中の凹部の種類と統合範囲として比較します。

IRDS 2024 More Mooreは¹、先端配線で導電性、low-k、信頼性を同時に満たす材料が必要であり、damasceneではpattern、etch、planarizationと3次元寸法の制御がRCばらつきを左右すると列挙しています。3D図では、開口形状 → 界面層 → 導体断面 → 平坦化後の形状を同じ座標で追跡します。

3D図の読み方
このページの寸法、色、透明度、テーパーは、領域を識別するための仮定です。図1から図3は、代表状態と、次の状態で何が加わるかを示す模式表現です。物理simulationの計算範囲はゼロです。省略topologyには、工程途中の開口形状、overburden、seedの局所欠損、CMP除去前線があります。

図13モデルの状態遷移と統合単位

single-levelは一種類の凹部、M1–Via–M2は上下配線間の垂直導通を担うVia、dual damasceneはViaと上層lineを一つの金属化サイクルへまとめる関係を比較します。矢印は教材上の状態遷移に限定し、工程時間と材料移動量は対象外です。

図1の3段は、各モデルの表示状態を左から右へ同じ向きで並べています。single-levelは一種類の凹部を一単位で金属化し、M1–Via–M2ではviaが上下配線の導通を担い、dual damasceneではviaとM2が一つの金属化サイクルで連続Cuになります。この統合単位の違いが、次の表の分類軸です。

先に結論：3つのモデルは何を比較しているか

モデル	1回の表示で追う対象	金属化の分解単位	このモデルの判定項目	適用範囲
single-level damascene	線トレンチなど一種類の凹部	開口、ライナー／シード、充填、CMPを一単位で追う	単一levelの断面を導体へ形成する条件	一種類の凹部からlineを形成するmodule
M1–Via–M2分解モデル	下層線、via、上層線	各要素を順に加え、上下導通面を分解する	line R、via R、landing信頼性を左右する界面	最終形状の空間比較
Cu dual damascene	via開口と上層line trench	2種類の凹部を同じbarrier／seed、Cu fill、CMPへ渡す	統合範囲と結合するprocess window	金属化前の共通checkpoint

singleは一種類、dualはviaとtrenchの二種類を一つの金属化サイクルへ渡します。分類軸は凹部の種類と統合単位です。金属層数は参考属性として記録します。M1–Via–M2は、single、dualと同じ表に並ぶため第三の量産フローと受け取られやすいが、実際には二方式を同じ座標で比較するための空間モデルです。工程順、材料recipe、via-firstまたはtrench-firstの採用は、対象recipeの属性として別に記録します。

図2凹部の種類と統合単位の断面比較

single-levelはline trenchまたはvia開口という一種類の凹部を一回の金属化で埋め、M1・via・M2を別モジュールとしてcap越しに受け渡します。dual damasceneはvia開口とM2 trenchを同じ絶縁膜stack内に用意し、一続きのbarrier／seed・Cu充填・CMPで金属化するため、viaとM2が連続した導体になります。

図2の左右を分けるのは、金属化の前に絶縁膜へ用意する凹部の種類と、それを一回の金属化へ統合する範囲です。左では受け渡し点（cap、bottom interface）がモジュールの数だけ増え、右ではvia底からM2上面までのbarrier／linerとCuが一続きになるため、via底の被覆とtrench cornerの形状を同じ金属化で同時に満たす条件が加わります。この違いを、Flow 1とFlow 3では測定位置ごとの判定項目へ展開します。

damasceneの共通骨格：金属を削る前に絶縁膜を形作る

damasceneでは、先に絶縁膜へ凹部を作り、その内側へ界面層と導体を形成し、field上の余分な金属をCMPで除いて埋め込み配線を残します。IBMの50 nm幅Cu配線のdamascene実証は²、SiO₂トレンチの形成、TaSiNまたはTaN linerとCuの充填、field CuのCMP除去という骨格を報告しています。

Cu充填の合否は、空洞形状、界面層、めっき条件の組合せで決まります。IBMのdamascene Cu electroplating論文は³、trenchとviaのvoid／seam抑制と、添加剤によるsuperconformal充填を報告しています。図1と図2の最終導体は一様な形状で描いています。実工程ではopening CD、sidewall profile、liner／seed連続性、plating chemistry、overburden、CMPがfill結果を動かします。

この共通骨格から同じsiteを追跡すると、測定対象は5段階で連結します。最初のpattern / etchではtrenchまたはviaのtop・middle・bottom CD、深さ、テーパー、残渣を測ります。続くbarrier / liner / seedでは、成膜方式とstep coverageが左右する底面と側壁の連続性、厚さ、界面状態、実効導電断面の損失を記録します。fillではbottom-up性、seam／void、overhang、grain、overburdenを比較し、CMP / cleanでは残膜、dishing、erosion、recess、腐食、particleを位置別に測ります。最後のcap / next levelでは密着、Cu拡散、leakage、TDDB、次levelのoverlayとvia landingを同じ座標へ結びます。

Flow 1｜single-level damascene：一種類の凹部を一つのモジュールへ分ける

single-level damasceneの工程表では、絶縁膜の開口 → liner／barrier → Cu充填 → CMP後の埋め込みlineを追跡します。図1の1段目が描くのは、絶縁膜matrix → 最終形状liner → CMP後の最終Cu形状の3状態です。開口、Cu overburden、CMP除去前線は図に描かず、工程表側の省略項目として残します。

最初に、Cu lineとbarrier／linerを別領域として測ります。barrier／linerがtrenchの底面とsidewallを囲むと、Cuの拡散を抑える界面を得る一方で、Cuが使える断面は小さくなります。微細化時のline resistanceは、外形CD、界面層を差し引いた実効導電断面、grain・表面散乱を含む実効抵抗率へ分解します。BEOL配線材料とはは、この3値を材料別の測定列へ展開しています。

single-levelで形成対象を一種類ずつ分けると、trenchとviaのprocess windowを個別に設定します。line用とvia用の別モジュールは、それぞれのetch profile、liner、fill、CMP条件を個別最適化の対象にします。その代わり、複数levelの上下導通には、成膜、patterning、金属化、平坦化の反復と、capやbottom interfaceを含む受け渡し点が加わります。

図1の1段目と図2の左側が示す採否対象は、line trenchのbarrier占有率、fill、CMP後形状です。via moduleは別のreview itemとし、材料と工程順を対象viaの一次資料とrecipeから設定します。

single-levelで測るべき四つの断面

位置	形状の測定値	材料・界面の測定値	電気で確定する値
trench上部	top CD、corner、overhang	field上のbarrier／seed、残渣	line-to-line leakage
sidewall	taper、roughness、bowing	liner厚さと連続性	line Rのばらつき、TDDB
trench底部	bottom CD、残膜	preclean後界面、seed continuity	Kelvin line R、open率
CMP後上面	dishing、erosion、recess	cap密着、腐食、particle	R drift、EM、隣接線leakage

Flow 2｜M1–Via–M2：上下導通をほどく比較用分解モデル

M1–Via–M2モデルは、下層配線M1 → 縦方向のvia → 上層配線M2という電気的な導通経路を、立体の部品関係へ分解し、抵抗の直列和をどの部品へ帰属させるかを比較する基準にします。表示範囲は最終形状の空間関係です。ファブ工程、材料stack、single／dualの採用は対象recipeの属性として別に記録します。

分解の起点はM1とcapで、そこへvia linerとvia導体の最終形状を加え、最後にM2のlinerと導体を加えます。図1の2段目は、この重ね方をM1 + cap → Via（liner + fill） → M2の3段へまとめたもので、どの要素がどこへ接するかを分解するために設定した教材上の並びです。imecのconventional BEOL flow解説⁴とIBMのsingle／dual damascene実証⁵が支える範囲は工程族と上下導通構造です。この並びの順番、材料色、寸法は本記事の模式仮定です。実工程の開口etch、材料供給、overburden形成、CMP、cap形成の順序は対象recipeで確定します。

この分解は、抵抗の直列和を三つの判定対象へ分けます。

M1 / M2 line：CD、高さ、liner占有率、grain、line-edge／sidewall roughnessが単位長さ抵抗を動かす
via body：bottom CD、aspect ratio、liner、seam／voidが単一via抵抗とopen tailを動かす
landing interface：overlay、bottom clean、残膜、接触面積、局所current crowdingがvia-to-line界面抵抗を動かす

図3導通経路と抵抗の三つの判定対象

M1からviaを経てM2へ流れる経路の抵抗は、M1／M2 line、via body、landing interfaceの直列和として三つの判定対象へ分けて比較します。lineは単位長さ抵抗、via bodyは単一via抵抗とopen tail、landing interfaceはvia-to-line界面抵抗を動かすため、高い抵抗が出た位置ごとに測る項目が異なります。

図3の経路で単一via抵抗やvia-chain tailが高いとき、疑う場所はline、via body、landing interfaceの三つに分類でき、それぞれ図3の右側の枠に挙げた測定項目へ割り当てます。via／M2界面の連続性はsingle／dualの採用で異なるため、図3では界面を点線で示し、対象recipeの属性として別に記録します。

図3の断面から得る情報はviaとlineの位置関係です。良否判定には、単一via Kelvin分布、via-chain wafer map、同じsiteのbottom interface、liner、void、landing marginを同じ表へ記録します。装置とsample段階はBEOL新金属の計測・検査で分類しています。

分解モデルをsingleとdualの工程単位へ展開する

single-levelでは、M1、via、M2をそれぞれ別の形成モジュールに分け、各モジュールの入出力面を追跡します。dual damasceneでは、完成したM1を下地にして、次のviaとM2 trenchを同じ金属化サイクルへまとめます。M1–Via–M2モデルは、二方式を同じ位置関係で比較する座標系として機能します。

Flow 3｜Cu dual damascene：viaとtrenchを一つの金属化サイクルへ統合する

Cu dual damasceneでは、下層配線の上へlow-k系絶縁膜stackを作り、via openingと上層line trenchを同じstack内に用意した後、barrier／liner、Cu seed、Cu fill、CMPへ渡します。imecのconventional BEOL flow解説は⁴、low-k deposition、viaとtrenchのlithography／etch、金属barrier、Cu seed、Cu electrofill、CMPという工程族を列挙しています。

図2の右側では、viaとM2が連続した導体形状になります。viaとlineを一組のcavityへまとめ、界面層とCuを形成して平坦化します。IBMの64 nm pitch Cu single／dual damascene実証は⁵、singleとdualの両構造を同じ研究内で形成し、trench profileがmetal fillを左右することを報告しています。

統合の利点は、viaと上層lineを一つのmetallization moduleへまとめられることです。一方でprocess windowも結合します。同時達成項目は、via底までのbarrier／seed連続性、trench cornerのoverhang抑制、深さの異なる二領域のvoid-free fill、low-k保護、overburden除去です。

dual damasceneのpatterningには複数の実装があり、IBMのCu／low-k BEOL integration review⁶もsingleとdual、dual内のpatterning schemeなどに実装差があることを述べています。via-firstまたはtrench-firstの選択は対象recipeへ属します。図1の3段目は開口そのものを描かず、両方の凹部が金属化前に存在することを、Via + trenchの最終liner形状で代用します。続く段では、両者を同じCu fill groupとして埋めたCMP後の連続Cuを示します。

dual damasceneでprocess windowが結合する場所

結合点	一方を改善したときの副作用	同じsplitで残すデータ
via／trench etch	via底残膜を減らす条件がlow-k sidewall damageを増やし得る	top・middle・bottom CD、depth、残膜、組成、roughness
barrier／seed	被覆性を上げる厚膜化がCu断面を減らし得る	bottom／sidewall膜厚、continuity、sheet R、実効断面
Cu fill	入口閉塞を避ける条件がoverburdenやgrainを変え得る	void／seam、plating waveform、bath lot、overburden、grain
CMP／clean	Cu残膜を除くmarginがdishing、low-k damage、腐食を増やし得る	endpoint、removal map、recess、particle、post-clean R
cap／reliability	cap前clean／plasma条件が初期RとEM／TDDBを動かし得る	cap前表面、adhesion、leakage、EM、TDDB、failure location

表の5行はいずれも、一方を改善した条件が反対側の受入項目へ副作用を残す組合せです。dual damasceneの採否を比べるときは、動かした行と同じsplitへ、配線容量やmechanical強度の上限条件を列挙したLow-kとAir Gapの基礎と量産判定条件の値も記録します。CMP後の残渣・腐食・queue timeは、洗浄・表面前工程・再汚染管理の判定表へ引き継ぎます。

3Dアニメーションから工程判断へ移す手順

図1から図3は、測る場所を全員でそろえる地図です。断面TEMとCD-SEMは形状の実測値を供給します。プロセス担当と断面・電気特性の測定担当は、次の順に図の状態を工程判定へ変換します。

終端構造を基準にする：M1、via、M2の導通先と、dielectric、barrier、capの各界面を記録する。
一つ前の状態と見比べる：図の右の段で追加されたentityを特定し、実工程で必要なpreconditionと受入測定を列挙する。
省略topologyを工程表へ追加する：opening、mask、overburden、CMP前線などの中間形状を追加する。
同一siteで測定を結ぶ：形状、film、electrical、reliabilityをwafer IDと座標で結ぶ。
モデルの仮定を実測へ置換する：仮の寸法・色を、対象lotのCD、膜厚、材料組成、R、leakageへ差し替える。

図1の段が右へ進むときに増える形状は、その状態へ追加したentityを示します。状態Aと状態Bの差分は、対応工程を引く索引です。成膜反応、エッチfront、Cu superfilling、CMP removalは、それぞれ装置data、断面、film測定、物理modelで検証します。

工程数と測定結果を同じ比較軸へそろえる

singleとdualの採否には、工程数と電気・信頼性・欠陥結果を組み合わせます。比較単位は、同じdesign targetと同じ測定条件へそろえます。

比較軸	single-level側の個別測定	dual側の同時測定
patterning	lineとviaそれぞれのCD／depth window	二種類のcavityと相互のoverlay／profile
metallization	moduleごとのliner、seed、fill	via底からtrenchまでの連続被覆と同時fill
planarization	各moduleのCMP margin	統合stackのoverburden、dishing、erosion
interface	module間のcap、clean、queue	M1 landingからvia／M2までの連続経路
defect accounting	各moduleの欠陥を個別に切り分ける	一つのmodule内で欠陥要因を分解する
electrical	line Rとvia Rを個別に積み上げる	line／via／landingを含むchain分布で確定する

最終判断では、R/L、single-via R、via-chain tail、line-to-line leakage、TDDB、EM、必要mask数、cycle time、rework、欠陥密度、low-k damage、次levelへの平坦性を同じsplitで比較します。3Dモデルは、その表の各測定を該当する構造位置へ割り当てます。

よくある質問

single damasceneとdual damasceneの違いは何ですか？

一度の絶縁膜パターニングと金属充填・CMPへ渡す凹部の種類が違います。single-level damasceneは、線用トレンチまたはビア用開口のように一種類の凹部を一つのモジュールへ含めます。dual damasceneは、上下配線をつなぐビアと上層配線のトレンチを同じ絶縁膜スタック内に作り、一続きのバリア・シード・Cu充填・CMPで金属化します。

M1–Via–M2モデルは第三の量産プロセスですか？

このページのM1–Via–M2は、下層配線、縦方向の導通部、上層配線の空間関係を分解する比較モデルです。表示対象は最終形状の位置関係です。特定ファブの工程順、材料レシピ、via-firstまたはtrench-firstの採用は対象recipeで別途確定します。

3Dアニメーションは実際の成膜やCMPを再現していますか？

表示は、工程前後の代表的な構造状態を補間した模式アニメーションです。物理simulationの計算範囲はゼロです。膜の成長速度、流体、電場、応力、反応速度、Cuめっきの充填前線、CMPの除去前線は、装置dataと専用modelで別途算出します。

dual damasceneではvia-firstとtrench-firstのどちらを使いますか？

実装には複数のパターニング方式があり、採用方式は材料スタック、露光、エッチ選択比、レジスト耐性などで決まります。このページの3D模式図は、ビアとトレンチが金属充填前に同じ絶縁膜スタックへ存在する共通チェックポイントを表示します。個別方式は対象recipeの工程表へ記録します。

3D図で最初に測る対象はどこですか？

まずM1、via、M2の上下導通位置を基準に置き、次に導体が占める断面、バリアやライナーが囲む面、low-kとの界面を測ります。工程状態を進めるときは、開口形状、ライナー連続性、充填、CMP後平坦性の順に、各測定値を次工程の受入列へ記録します。

模式図の寸法や色を設計値として使えますか？

用途は構造の識別に限定します。寸法、間隔、テーパー、色、透明度は教材上の仮定です。工程設計やdevice simulationでは、対象製品の設計ルール、製造公差、材料物性、装置条件、実測値を入力します。

出典

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1
IRDS 2024 More Mooreirds.ieee.org ↩
2
IBM Research, Fabrication of Cu interconnects of 50 nm linewidth by electron-beam lithography and high-density plasma etchingresearch.ibm.com ↩
3
IBM Research, Damascene copper electroplating for chip interconnectionsresearch.ibm.com ↩
4
imec, How to solve the back-end-of-line RC delay problem?imec-int.com a b
5
IBM Research, 64 nm pitch Cu dual-damascene interconnects using pitch split double exposure patterning schemeresearch.ibm.com a b
6
IBM Research, Advanced Cu／low-k BEOL integration, reliability, and extendibilityresearch.ibm.com ↩