16 段積んだ HBM の熱抵抗を 2 割下げてくれ、と言われたとします。どこへ手を入れますか。リッドか、TIM か、ヒートシンクか、それとももっと内側か。提案書に書く「2 割」は、どこからどこまでを測った 2 割なのか。
3D積層の熱の話を「上に積むほど下のチップの熱が抜けにくくなる」で止めていました。どこが効いているかまで分解されています。
積層の熱の壁を接合層で越える 2025 年の報告1が、フェイス・トゥ・バックで積んだときの熱抵抗を3方式で比べています。標準の SoIC を 1 とした相対値です。
| 方式 | F2B の熱抵抗 | F2F の熱抵抗 |
|---|---|---|
| マイクロバンプ＋アンダーフィル | 1.58× | 1.16× |
| 標準 SoIC（ハイブリッドボンディング） | 1× | 1× |
| SoIC-CS | 0.36× | 0.40× |
マイクロバンプをやめてハイブリッドボンディングにするだけで、熱抵抗が 1.58 → 1。さらに 0.36 まで落ちています。
SoIC と SoIC-CS の違いは、接合層の絶縁膜だけです。熱伝導のよい層（C-layer）を使い、接合構造を最適化した。接着剤でもヒートスプレッダでもなく、µm以下の厚みの絶縁膜1層で熱抵抗が3分の1になります。
良くなったのは熱だけ、という読みは的を外す
普通、熱を良くすると電気が悪くなります。ここは別でした。同じ報告1の表の電気側を一覧にします。
| 項目 | マイクロバンプ | SoIC | SoIC-CS |
|---|---|---|---|
| 接合密度 | 0.06× | 1× | 1× |
| 寄生抵抗 | 0.47× | 1× | 0.76× |
| 寄生容量 | 6.44× | 1× | 1.06× |
| 帯域密度 接合密度 | 0.02× | 1× | 1.23× |
| エネルギー効率 | 0.16× | 1× | 0.94× |
| 電力あたり性能 | < 0.01× | 1× | 1.16× |
マイクロバンプとハイブリッドボンディングの差が、ここで桁で出ます。接合密度が 1/16、寄生容量が 6.4 倍。帯域密度にすると 50 分の1 です。
この「帯域密度」の行は、上の3行から手で出せます。1 本の配線が通せる帯域は時定数 の逆数に比例し、それが接合密度のぶんだけ並列に並ぶからです。、、接合密度 をすべて標準 SoIC ＝ 1 の相対値（無次元）で書くと、帯域密度 も相対値で
マイクロバンプは 、、 なので
0.02×。表の値と合います。SoIC-CS は 、、 なので
1.24。表の 1.23 と、丸めの範囲で一致します。
式にすると、どの項が効いたのかが分かります。マイクロバンプ側の 0.02 で、 由来の倍率は 、接合密度由来は 。桁を落としているのは容量より、接合密度のほうです。いっぽう SoIC-CS 側の 1.24 は、 を 1 に保ったまま が 0.76 へ下がったぶんがほぼそのまま出ている。同じ「帯域密度が改善した」でも、動いている項が別です。
SoIC-CS は、熱抵抗を3分の1にしながら、帯域密度と電力あたり性能を 1.23× と 1.16× に上げています。熱と電気がトレードオフになっていないのが、この結果のいちばん意外なところでした。
なぜマイクロバンプは寄生容量が 6.4 倍になるのか
マイクロバンプは、Cuピラーの先にはんだを載せた構造で、高さが数十µmあります。隣のバンプとのあいだにはアンダーフィル樹脂が詰まっています。
容量は、向かい合う導体の面積に比例し、距離に反比例します。バンプは背が高く側面の面積が大きいので、隣との対向面積が大きい。しかもアンダーフィル樹脂の比誘電率は 3〜4 あります。
ハイブリッドボンディングのパッドは高さがほぼゼロで、周りは絶縁膜です。側面の対向面積がそもそも無い。だから容量が桁で落ちます。
が帯域を与えるので、容量の差がそのまま帯域の差になります。
別の報告で測ると、同じ置き換えの改善幅が半分になる
ここまでは 1 つの報告の表です。同じ置き換えを HBM 側で測った報告2では、別の数字が出ます。
1.58 → 1 を減り方に直すと
37% 減。いっぽう 16 段 HBM で報告された µバンプ＋NCF → ハイブリッドボンディング（HCB）は、縦方向の熱抵抗で 20% 減。HBM の熱特性をあらためて測った 2025 年の報告3でも、シミュレーションと実測を並べて 15〜30% 減（両者は 95% 以上一致）。37% は、この幅に収まりません。
どちらかが間違っているという話とは別です。切っている区間が別なだけです。
同じ発表が、接合部だけの熱抵抗も出しています。MR-MUF を 1 とすると TCB-NCF が 0.65（35% 減）、HCB が 0.20 未満（80% 超減）。µバンプ側（TCB-NCF）から HCB へ替えたときの接合部の残り は
接合部だけなら 7 割近く落ちている。それでもスタック全体の落ち幅は 20% どまりです。
「接合部が7割落ちて、全体が2割」から、経路の内訳が出せる
熱抵抗は経路に沿って直列に足されます。スタック全体を「接合部」と「それ以外」に分け、接合部の占める割合を とすると、接合部が 倍になったあとの全体は
16 段 HBM のスタックはこれが （20% 減）なので
は 0 以上 0.31 以下。したがって 。16 段 HBM の縦方向の熱抵抗のうち、接合部は 2〜3 割です。残りの 7〜8 割は積み重なったシリコンそのもので、接合をいくら良くしてもそこは変わりません。
SoIC 側は接合部だけの値を伏せているので、同じ を当ててみます。 から
接合部が経路の 4〜5 割を占めている。SoIC 側の断面は上下 2 枚のダイのあいだの 1 界面を描いた構造で、16 枚のシリコンを縦に貫く HBM とは分母の中身が別です。
同じ接合、同じ物理で、改善幅が 37% と 20% に割れるのは、分母が別だからです。だから「ハイブリッドボンディングにすると熱抵抗が何 % 下がる」という言い方は、それ単体では宙に浮きます。何段のスタックの、どこからどこまでを測ったのかとセットで初めて使えます。
この 3 方式には年が添えられています。MR-MUF が 2022、TCB-NCF が 2023、HCB が 2025。3年で 2 段跳んでいるわけですが、跳び方は別です。MR-MUF から TCB-NCF は 35% 減、TCB-NCF から HCB は 8 割超減。後半のほうが大きい。理由として挙がっているのは 2 つで、パッケージが薄くなること、そしてはんだキャップ付きの Cu ピラーとアンダーフィル／NCF が消えることです。材料を良くしたより、層をまるごと取り除いたという筋書きになっています。
HBM 側の図には、MR-MUF にも TCB にも「接合ギャップの縮小限界」という線が引かれています。はんだを使うかぎり、接合部の厚みには床がある。理由は単純で、溶けたはんだは表面張力で平衡高さへ戻るから。ボンダへ薄く指示しても、押し込み量を変えても、最終的な高さはそこへ収束します。ハイブリッドボンディングが接合部を 1 桁落とせるのは、性能が良いからより、この床に縛られないからです。
冷却は液冷を前提に計算されている
- GPU 2個と HBM 8個を載せた CoWoS
- 面積: GPU 800 mm²、TSVインターポーザ 3000 mm²、基板 5000 mm²、2 mm厚のリッド 5000 mm²
- HBM のベースダイ 143 mm²、DRAMコア 131 mm²
- GPU は 1個あたり 500 W、DRAMコアは 0.015 W/mm² で連続発熱
- 冷却はマイクロチャネルのコールドプレートに 40 °C の脱イオン水を毎分 4 L
これに、PHY を 0.4 / 0.6 / 0.8 / 1 W/mm²、TSV を PHY の 90% で加熱する4条件を重ね、8段・12段・16段の HBM × リッド有無の6構成で比較しています。
すべての構成で SoIC-CS が最良、SoIC がマイクロバンプより良い、という順序は変わりませんでした。
GPU 500 W が2個で 1 kW。空冷はもう選択肢に入りません。液冷のコールドプレートを前提条件に据えたうえで、接合層の材料を比べている。ここが2026年の水準です。
積み方そのものでも、厚みが半分になる
チップ・トゥ・ウェーハのハイブリッドボンディングを、ダイ間ギャップ充填の工程で組む研究4があります。HBM の積層フローを2つ比べたものです。
- DSF（両面加工）: チップの両面に TSV・RDL・HBパッドを先に作ってから積み、最後にモールドする
- IDGF（ダイ間ギャップ充填）: 片面だけHBパッドを作って基板へ貼り、その後に絶縁膜を成膜してCMPし、反対面のパッドを作る。これを繰り返す
12段積んだときの厚みが、DSF は 899 µm（上面モールド 100 µm 込み）、IDGF は 418 µm。半分以下です。
熱シミュレーションの条件も添えてあります。コールドプレートを 25 °C に保ち、他面は自然対流（熱伝達率 10 W/m·K）、各チップに一律 2.5 W。
積み方の選択が、そのまま熱の経路長を変えるわけです。薄いほうが下のチップから上のコールドプレートまでの距離が短い。
貼り方の3方式が出そろっている
熱の話から少し離れますが、同じ流れで D2W の3方式が並べられていて、ここも一覧にする値打ちがあります。
| 方式 | 手順 | 良いところ | 手放すもの |
|---|---|---|---|
| Pick & Place | ダイシングシート上でプラズマ活性化と洗浄 → ピック&プレース → ウェーハレベルでアニール | 既存の実装機を清浄度対応に改造して使える。量産実績あり | 実装機由来のパーティクルと汚染。小さく薄いダイで手こずる |
| Collective Bonding | 一時キャリアへ配る → キャリア上で活性化と洗浄 → ウェーハレベルで転写 → アニール | パーティクルと汚染のリスクが低い | ボールねじ機構で精度が 0.1 µm 程度に頭打ち。工程が複雑で装置が高い |
| Direct Transfer Bonding | キャリアシート上で活性化 → シートからウェーハへ直接転写 → アニール（ピック&プレース工程なし） | 単純で安い。極小・極薄ダイを扱える。高精度 | 位置合わせが2回入るぶん精度に条件が付く。量産実績なし |
Direct Transfer Bonding で 50 nm スケールの精度を出した 2025 年の報告5があります。
この方式の要点は「ダイの表面に触れずに済ませる」ことです。キャリアテープから直接ウェーハへ渡すので、チップ単体を掴む工程がそもそも無い。汚染と損傷の発生源を、減らすより消しています。それを成り立たせているのは3つの技術です。
- 認識システム — キャリアテープの上のダイを、掴まずに位置だけ読み取る
- 赤外線を透すキャリアテープ — テープ越しに下のウェーハを読み取るため
- 接合の直前に合わせること — 合わせてから運ぶより、運んでから合わせる
3番が乗ります。ピック&プレースは「掴んで、運んで、下ろす」の各段で位置がずれますが、直前合わせならずれる区間が短い。装置側は、高倍率の光学系と画像解析、高速ステージと精密ステージ、それに最適化したテープの組み合わせです。
実証は 6 mm × 6 mm のチップ、厚さ 150 µm と 50 µm の2水準、200 °C で2時間のアニール後。50 µm が入っているのが、この記事の主題と地続きです。12段で総厚が 899 µm と 418 µm に割れるという上の話は、そもそも薄いダイを壊さず貼れる工程があって初めて選べる選択肢です。
量産実績と精度が逆相関しているのが、いまの状況です。実績のある Pick & Place はパーティクルに弱く、精度の出る Direct Transfer は量産の手前にいる。
実務での使い方
超高密度のつなぎ目としてのハイブリッドボンディング6は、2024 年に総説としてもまとめられています。下の 4 点は、そのうち熱へ乗る部分です。
熱の設計を、パッケージ外側（リッド、TIM、ヒートシンク）だけで考えると、いちばん大きい場所が視野から漏れます。接合層の絶縁膜1層で熱抵抗が3分の1になる、という桁の差があります。
マイクロバンプからハイブリッドボンディングへの移行は、熱と帯域の両方が同時に良くなります。帯域密度で 50 倍。トレードオフを探す手間が省けます。
ただし「何 % 良くなる」の数字は、段数と測定範囲を確かめてから引いてください。2 枚のダイなら接合部が経路の半分、16 段なら 2〜3 割。接合部だけの改善率（80% 超）を、そのままスタックの改善率として提案書に書くと、実測で 20% どまりになって筋が通らなくなります。条件も改善幅も、接合そのものより外側から来ることが多い。
積層数を選ぶとき、積み方（DSF か IDGF か）で総厚が倍になります。熱の経路長がそこで決まるので、熱設計より前に工程フローが固まります。
ここまでは、接合が成り立っている前提の話でした。その前提自体は、何 nm の窓で守られているのか。銅を何 nm 凹ませたかで、同じ CMP でも歩留まりが大きく割れます。熱抵抗を 0.36× にする C-layer を選んでも、その膜を磨いた結果が窓の外へ出ていれば、接合そのものが手前で止まります。材料の比較より前に、窓の中にいるかを確かめる順序になります。