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講座集 / BEOLのE-test / 第 1 回

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VOL.02 BEOLのE-test 第 1 回 / 全 6 回

E-testは何を測っているのか

光学検査で見えるのは配線の最表面だけです。抵抗やリーク、容量、寿命は、スクライブラインに置いたテスト構造(TEG)へ電流を流して初めて数値になります。測定の基本になる四端子法と、このコースで扱う 4 系統の測定を概観します。

12 分 基礎 式 3 図 1 出典 15

この回の目次(7 節)
  1. §1 配線を積み終えたウェーハに残る測り方
  2. §2 E-testが座る場所
  3. §3 TEGがスクライブラインに住む理由
  4. §4 四端子測定:この課程の土台
  5. §5 描いた配線と、できた配線のずれ
  6. §6 課程が追う4系統
  7. §7 1つの測定値がロット処置になるまで

この回で示すこと

  1. E-test は BEOL 完了後、ウェーハソートとダイシングの前に、スクライブライン上の TEG へ針を降ろして測る。
  2. 四端子測定は電流端子と電圧端子を分け、真値 5 Ω に 4 Ω が乗る誤差(+80%)を消す。
  3. 課程が追うのは、抵抗・短絡断線・容量・寿命の 4 系統。
真値 5 Ω に 4 Ω の接触抵抗が乗ったときの誤差 +80 %
真値 500 Ω の場合 +0.8 %

配線を10層以上積み終えたウェーハが1枚、目の前にあります。このウェーハが仕様どおりに作れたかどうかを、割らずにどうやって知るのか。返ってきた数字は結局のところ何についての数字なのか。この2つをこの回で片づけます。

手は1つ、電流を流すことです。以下では、その1つの手段から、E-test が測る4系統と、1点の測定値がロット処置になるまでの経路を組み立てます。

配線を積み終えたウェーハに残る測り方

最終メタルまで積み上げたウェーハの断面には、Cu配線と層間絶縁膜が10層を超えて重なっています。上から光を入れる検査装置が像を返すのは、最表面のパッシベーション膜と、そのすぐ下までです。断面SEMは試料を割る破壊検査なので、抜き取りの数枚へ限られます。

一方、製品が要求する量は4つとも電気量です。配線1本の抵抗、隣り合う配線の間のリーク電流、層間と線間の容量、そして製品が求める年数のあいだ動き続ける寿命。どれも、電流を流して電圧を測った結果として数値になります。

局所配線やM1へCoなどの非Cu材料を導入する理由は、狭いトレンチへの埋め込み窓、EM性能、微細寸法でのCuより低い抵抗の3点です1。材料の採否がこの3点で語られる以上、量産のウェーハごとに追う数値も抵抗とEM寿命になります。

E-testが座る場所

工程の電気特性をテスト構造で測り、その結果を製造条件の修正に使う枠組みです2。スクライブラインのTEGは、その枠組みを量産の形で常設したものにあたります。

E-testは、WAT(wafer acceptance test)やPCM(process control monitor)という名前でも通ります。ウェーハ1枚が受ける工程の並びで言うと、座る位置はここです。

  1. BEOL最終層 → パッシベーション膜 → パッド開口
  2. E-test:プローバがスクライブラインのパッドへ針を降ろし、TEGへ電流を流す。サイト単位。
  3. ウェーハソート(機能テスト):製品ダイのパッドへ針を降ろし、回路を動かす。ダイ単位。
  4. ダイシング:スクライブラインが刃の下へ消え、TEGもここで失われる。

E-testがウェーハソートより先に来る理由は単純で、パラメトリックな数値が規格の外側へ出たロットは、機能テストの装置時間を使う前に停止するからです。

項目パラメトリック測定(E-test / WAT)機能テスト(ウェーハソート)
測る相手スクライブラインのTEG製品ダイの回路
得る数値抵抗、電流、容量といった連続量ダイごとの合否と不良ビン
1枚あたりの点数ウェーハ内のサイト座標ごと全ダイ
主な用途工程の中心値とばらつきの追跡出荷するダイの選別
数値の行き先装置とレシピの修正、ロット処置ダイのビン分け、歩留まり集計

TEGがスクライブラインに住む理由

TEG(test element group)は、測定専用に描いた抵抗体、容量、ダイオード、トランジスタの集まりです。テスト構造の集まりと電気測定でICプロセスそのものを特性化する手順です2。製品回路の内部へ測定端子を引く代わりに、専用の構造へ専用のパッドを付ける、という分担がここで固まります。

スクライブラインを選ぶ理由は面積の値段です。ダイの一辺を 、帯の幅を とすると、帯はダイの4辺にあり、どの辺も隣のダイと半分ずつ分け合います。1ダイが抱える面積は

が1ダイぶんのスクライブライン面積、 がダイの一辺、 が帯の幅です。ダイを10 mm角、スクライブラインの幅を80 µmと仮定します(幅は仮定値)。隣接ダイと折半すると、1ダイが抱えるスクライブライン面積は 。ダイ面積100 mm²の1.6%に当たる帯を、製品の面積を保ったまま測定構造へ回せます。

そのうえ、この帯はダイシングの刃が通る場所です。TEGは切断とともに失われるので、製品の歩留まりへ持ち込む荷物はゼロで済みます。

四端子測定:この課程の土台

素直な手順は、針2本で電流 を流し、その同じ2本の間の電圧 を測り、 を計算することです。この値には、針とパッドの接触抵抗、プローブカード内の配線抵抗、ケーブル抵抗が直列で加算されます。

四端子(Kelvin)測定は、電流を流す端子と電圧を測る端子を別のパッドへ分けます。電圧計の入力インピーダンスが高いため、電圧端子を流れる電流は電流端子の何桁も下に収まります。電圧端子側の接触抵抗に生じる電圧降下も同じ比率で小さくなり、電圧計が拾う値は電圧端子間の配線そのものの電圧降下へ近づきます。

2端子のままだと何が起きるかは、比を取ると一目です。針1本ぶんの余分な抵抗(接触+引き回し)を とすると、電流は行きと帰りで2本を通るので

分子は、測る相手が何であっても同じ値のままです。動くのは分母だけです。片側2 Ω、両側で+4 Ωという同じ誤差でも、真値5 ΩのKelvinビアなら で+80%、真値500 Ωのserpentineなら で+0.8%。BEOLのTEGが低抵抗側にあるほど、同じ誤差が読みを支配します。

図 01
A. 2端子:電流路と電圧路が同じ 接触抵抗と配線抵抗が読みへ加算される 測る配線(真値 R) I V ■ 接触抵抗+配線抵抗が電圧路に直列で入る B. 4端子(Kelvin):電流路と電圧路を分ける 電圧端子を流れる電流はごくわずか スクライブライン V I 電圧端子間の配線だけが読みへ乗る 同じ配線に片側2 Ω、両側で+4 Ωが乗ったときの読み 例示値 Kelvinビア R = 5 Ω serpentine R = 500 Ω 2端子の読み 9 Ω 504 Ω 2端子の相対誤差 +80% +0.8% 4端子の読み 5 Ω 500 Ω
誤差の絶対値はどちらも+4 Ωで同じ。低抵抗のTEGほどその+4 Ωが読みを支配する。だからスクライブラインのTEGは、電流端子と電圧端子を分けたパッド配置で描く。

BEOLのTEGには、Kelvinビアや Greek cross(ギリシャ十字)のように読みが Ω の桁に収まる構造が含まれます。だからスクライブラインのパッドは、最初から4端子分を組にして描きます。

ゲルマニウムの抵抗率を4本の針で測る手順です3。Smitsは1958年に、有限の大きさの矩形および円形試料に対する補正係数を計算しました4。補正の基準になる無限に広い薄膜では

で、四探針法のこの係数が、シート抵抗 という量を から直接与えます。

の単位は Ω/sq で、膜厚 を掛けると抵抗率 になります。膜厚を別途測れば、材料そのものの抵抗率が手に入ります。

SEMI MF84は、インライン四探針でシリコンウェーハの抵抗率を測る手順を標準化した試験方法です5。素材ウェーハには針を直接降ろせますが、配線層の金属膜は薄く、針が膜を突き破ります。そこでスクライブラインでは、針の代わりにフォトリソで描いた4つの端子を使います。

van der Pauwは1958年、任意形状の薄片の周囲4点から抵抗率とHall係数を求める式を導きました6。この式を十字形へ落としたGreek crossが、TEGの標準的なシート抵抗構造です。BuehlerとThurberは各種のクロス型シート抵抗テスト構造を試作し、実測を比較しています7。さらにブリッジ抵抗体とvan der Pauw抵抗体を組み合わせ、導電層の線幅を電気的に求める構造です8。1つの構造からシート抵抗と線幅の2つが手に入ります。

描いた配線と、できた配線のずれ

Chang、Cao、Spanosは、CMPのディッシングによる金属膜厚の減少をモデル化し、その電気的な影響をオンチップ配線の最適化へ組み込んでいます9。パターン密度ごとに削れ量が動くため、同じ設計線幅でもチップ内で断面積が散ります。設計値から計算した抵抗と、TEGが返す抵抗のずれは、こうした工程由来の寸法差を含みます。

課程が追う4系統

系統測る物理量代表的なTEGこの数値が動かす対象回
抵抗配線抵抗、シート抵抗、ビア抵抗、接触抵抗Greek cross、Kelvin抵抗体、via chain成膜膜厚、CMP時間、ビア底の洗浄第2回
短絡・断線隣接線間のリーク電流、長い配線の導通comb-serpentine露光とエッチの欠陥密度、歩留まりモデルへの入力第3回
容量層間容量、線間容量インターディジタル容量、平行平板容量層間絶縁膜の実効誘電率、RC遅延の見積り第4回
寿命EM寿命、TDDB寿命単一ビア付き細線、平行線対電流密度の設計ルール、最大動作電圧第5回

IRDSは、単一のビアを含む配線のEM寿命が w×h/j(w は線幅またはビア径、h は配線厚、j は電流密度)に比例するモデルを記しています1。寿命の数値が電流密度の設計ルールへ直結する理由がここにあります。ウェーハレベルでこの量を測る手順も標準化されていて、JEDECのJESD61A.01は等温EM試験の手順を定め、ウェーハレベルで金属配線を監視する用途を第一に挙げています10。

1つの測定値がロット処置になるまで

E-testは1枚のウェーハで複数のサイトを測ります。手元へ届くのは(X座標, Y座標, 項目名, 数値)の組で、これを面へ貼るとウェーハマップになります。

ウェーハマップの形が工程を名指しします。Bae、Hwang、Kuoは、ウェーハマップ上で欠陥数が空間的に固まる様子をモデル化し、歩留まり予測へ使っています11。製造工程が生む空間的な欠陥パターンを検出する手法です12。中心が高い、周辺が高い、扇形に偏る、といった形はそれぞれ別の装置と別の工程を指します。

短絡・断線の系統から届く欠陥密度は、そのまま歩留まりモデルの入力になります。Hwang、Kuo、Haは、空間的に非一様なPoisson過程でICの歩留まりをモデル化しています13。TEG1点の数値が、ダイ1個の合格確率へ翻訳される経路がここです。

規格限界と管理限界

限界出どころ超えたときの動き
規格限界(spec limit)製品の要求と回路設計ロットを出荷経路から抜き、保留か廃棄へ回す
管理限界(control limit)工程自身の実測分布原因調査を起こす。ウェーハは規格の内側にとどまることも多い

NIST/SEMATECHのe-Handbookは、管理限界を平均から標準偏差の3倍の位置に取る3シグマ限界として記し、点が管理限界の外へ出たら原因を探す調査へ入ると記述しています14。SPCの管理図がこの役目を担います。同じハンドブックは、工程能力指数が工程のばらつきと規格の両方を使って工程の能力を数値化すると記述しています15。

管理限界が規格限界の十分内側にあるあいだ、E-testは「製品としてはまだ合格のウェーハ」から装置の異常を先に検出します。ここがE-testの価値の中心です。

ロット処置の選択肢は4つに整列します。

  • 出荷経路へ流す
  • 追加サイトを測って再測定する
  • 保留(hold)して工程側の調査を待つ
  • 廃棄する

数値は装置へ回ります。シート抵抗の中心値が上へ動いたら成膜膜厚とCMP時間、ビア抵抗が上がったらビア底の洗浄と埋め込み、線間リークが増えたら露光とエッチ。系統ごとに行き先の装置が対応します。

出典

  1. 1 IEEE IRDS, 2023 Update More Moore (2023) irds.ieee.org
  2. 2 P. A. Crossley, W. E. Ham, Use of Test Structures and Results of Electrical Tests for Silicon-on-Sapphire Integrated Circuit Processes (1973) doi:10.1007/BF02655871
  3. 3 L. B. Valdes, Resistivity Measurements on Germanium for Transistors (1954) doi:10.1109/JRPROC.1954.274680
  4. 4 F. M. Smits, Measurement of Sheet Resistivities with the Four-Point Probe (1958) doi:10.1002/j.1538-7305.1958.tb03883.x
  5. 5 SEMI, SEMI MF84 Test Method for Measuring Resistivity of Silicon Wafers With an In-Line Four-Point Probe store-us.semi.org
  6. 6 L. J. van der Pauw, A Method of Measuring Specific Resistivity and Hall Effect of Discs of Arbitrary Shape (1958) doi:10.1142/9789814503464_0017
  7. 7 M. G. Buehler, W. R. Thurber, An Experimental Study of Various Cross Sheet Resistor Test Structures (1978) doi:10.1149/1.2131516
  8. 8 M. G. Buehler, S. D. Grant, W. R. Thurber, Bridge and van der Pauw Sheet Resistors for Characterizing the Line Width of Conducting Layers (1978) doi:10.1149/1.2131517
  9. 9 R. Chang, Y. Cao, C. J. Spanos, Modeling the Electrical Effects of Metal Dishing Due to CMP for On-Chip Interconnect Optimization (2004) doi:10.1109/TED.2004.834898
  10. 10 JEDEC, JESD61A.01 Isothermal Electromigration Test Procedure (2007) jedec.org
  11. 11 S. Bae, J. Y. Hwang, W. Kuo, Yield Prediction via Spatial Modeling of Clustered Defect Counts Across a Wafer Map (2007) doi:10.1080/07408170701275335
  12. 12 T. Yuan, W. Kuo, S. J. Bae, Detection of Spatial Defect Patterns Generated in Semiconductor Fabrication Processes (2011) doi:10.1109/TSM.2011.2154870
  13. 13 J. Y. Hwang, W. Kuo, C. Ha, Modeling of Integrated Circuit Yield Using a Spatial Nonhomogeneous Poisson Process (2011) doi:10.1109/TSM.2011.2143733
  14. 14 NIST/SEMATECH, e-Handbook of Statistical Methods 6.3.1 What are Control Charts? itl.nist.gov
  15. 15 NIST/SEMATECH, e-Handbook of Statistical Methods 6.1.6 What is Process Capability? itl.nist.gov