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講座集 / BEOLのE-test / 第 3 回

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VOL.02 BEOLのE-test 第 3 回 / 全 6 回

短絡と断線を捕まえる

抵抗を測る TEG は 100 µm 角で足りますが、短絡と断線を捕まえる TEG は桁違いに大きく作ります。異物がどこに落ちるかは偶然なので、面積を広げないと欠陥密度を言えないからです。それでもスクライブラインの TEG で言えるのは、欠陥密度 25 個/cm² 未満までです。

20 分 応用 式 6 図 1 出典 10

この回の目次(10 節)
  1. §1 欲しい量が「1個の抵抗値」から「1 cm²あたりの個数」へ移る
  2. §2 comb-serpentine:comb側が短絡を、serpentine側が断線を数える
  3. §3 1つの構造で3種類の故障を数える
  4. §4 面積を大きく作るのは意図的で、その根拠が臨界面積
  5. §5 不良率を へ換算し、 を歩留まりへ渡す
  6. §6 同じ から2つの歩留まりが返る
  7. §7 クラスタリングは歩留まりだけでなく、面積スケーリングを壊す
  8. §8 しきい値の線引きが「不良の個数」を作る
  9. §9 電気は個数を数え、画像は座標を指す
  10. §10 信号の形から疑う工程を絞る

この回で示すこと

  1. 短絡と断線で求める量は、1 cm² あたりの欠陥密度 。
  2. comb-serpentine は 200 µm 角・ピッチ 40 nm で配線長 1 m になり、臨界面積はレイアウト面積の約半分。
  3. で不良率・欠陥密度・歩留まりがつながり、スクライブラインで言えるのは /cm² まで。
200 µm 角・ピッチ 40 nm の配線長 1 m
スクライブライン(臨界面積 0.12 cm²)で言える D₀ の上限 25 /cm²
300 cm² のショートフローで言える上限 0.01 /cm²

スクライブラインの短絡TEGが、300枚のウェーハで1件も不良を返さなかったとします。報告書には「短絡0件、工程は良好」と書かれます。この0件から、工程の清浄さについて実際には何が言えるのか。前回まで100 µm角で足りていたTEGが、短絡と断線だけ200 µm角へ膨らむのはなぜか。

この2つは同じ話です。答えは面積で、合否の1ビットを「1 cm²あたり何個」という発生率へ翻訳する係数が臨界面積です。この回は、その係数がどう決まり、係数の大きさが「1枚のウェーハで言えることの限界」をどこまで左右するかを、数字で追います。

欲しい量が「1個の抵抗値」から「1 cm²あたりの個数」へ移る

Stapperは1983年に、欠陥への感度を臨界面積でモデル化し、面積で換算する枠組みを提示しています1。この回の係数はそこから来ます。

前回のKelvin構造やcross-bridgeは100 µm角で足りました。測る量が抵抗率や電気的線幅という連続量で、どこを測っても同じ値が返るからです。

短絡と断線は別系統です。これを作るのはCMP後に残った金属の削りかす、エッチング残渣、成膜中に落ちた粒子といった、1個ずつ数えられる離散な事象です。異物が落ちる座標はランダムで、そこに最小間隔で並んだ2本の配線があれば短絡になり、空いた場所なら無害のまま層間膜に埋まります。

だから欲しい量は1個の測定値そのものよりも、単位面積あたりに何個の致命欠陥が発生しているかという発生率になります。この数字を欠陥密度 と書きます。

素朴な測り方はここで失敗します。100 µm角のTEGを1個測って合格が返ったとして、そのTEGがそもそも致命欠陥を含む確率は の桁です(面積 cm² と後述の から)。合格という結果は「工程が清浄だ」という情報と「面積が小さすぎた」という情報の両方を含んだまま返ってきます。この2つを分ける唯一の手段が面積です。

comb-serpentine:comb側が短絡を、serpentine側が断線を数える

致命欠陥のサイズ分布を電気的に測るharpテスト構造です2。以下の構造はその系譜にあります。

comb-serpentine の短絡側が comb(くし形)です。設計ルールの線幅Wと間隔Sをそのまま使った金属の指を、2つの電極から互い違いに噛み合わせます。片方の電極へ電圧を印加し、もう片方へ流れ込む電流を測ります。健全な comb に流れるのは層間絶縁膜のリーク電流だけで、指と指を橋渡しする金属が1個あれば電流は桁で跳ね上がります。

comb-serpentine は面積のほとんどを「最小間隔で並んだ2本の金属」に使い切ります。200 µm角の comb-serpentine を線幅20 nm・間隔20 nm(ピッチ40 nm)で埋めると、指の本数は 200 µm ÷ 40 nm = 5000本、金属の全長は 5000 × 200 µm = 1 m に達します。0.04 mm² の中に1 mの配線と1 mぶんの最小間隔が同居します。

断線側が serpentine(蛇行線)です。1本の細い線を折り返し続け、同じ面積へ最大の長さを詰め込みます。両端の2つのパッド、あるいは4端子から電流を流し、電圧降下から抵抗を求めます。完全に切れた線はコンプライアンス電圧に張り付き、部分的なボイドを含む線は設計値より高い抵抗で返ります。

同じ1 mを、comb側は「間隔の総延長」として使い、serpentine側は「線の総延長」として使います。

1つの構造で3種類の故障を数える

この2つは同じレイアウトへ重ねられます。comb の指と指の間へ serpentine を通した構造が comb-serpentine で、C1・C2・S入口・S出口の4パッドから3系統の測定が取れます。

測定端子拾う故障物理像
comb の指の間の漏れ電流C1–C23本以上をまたぐ橋大きめの金属残渣、ストリンガー
comb と serpentine の間の漏れ電流C1–S、C2–S隣り合う1組の橋最小間隔ぶんの残渣、パターンのブリッジ
serpentine の導通抵抗S入口–S出口断線、高抵抗ボイド、線細り、ビアの埋め込み不足
図 01
A. 平面模式図:S・C1・S・C2・S の繰り返し 線幅も間隔も設計ルールの最小値。図は間隔を誇張してある S入 C1 C2 S出 SC1 SC2 SC1 SC2 S 最小間隔 S 折り返しは、挟まる指の届く範囲の外側の端へ付ける B. 同じ1個のTEGから取れる3系統 C1–C23本以上をまたぐ橋。C1 と C2 は必ず1本以上を挟むので、大きい残渣だけが写る C1–S隣り合う1組の橋。最小間隔ぶんの残渣がここへ最初に出る S入–S出断線と高抵抗。ボイド、線細り、ビアの埋め込み不足
C. comb-serpentineの1周期を拡大する 設計ルールの線幅と間隔をそのまま使う C1C2C1 SS 橋渡し → C1–S 間の電流が桁で跳ねる 1本の上だけ → そのまま埋まる 線の中のボイド → S の抵抗が上がる 金の矢印:C1–S へ電圧を印加して漏れ電流 I 緑の矢印:S へ電流を流して抵抗を求める D. 橋になる中心位置は幅 x − S の帯だけ 直径 x の円形欠陥、間隔 S の2本の配線 中心が帯の中 → 両側へ届いて短絡 中心が帯の外 → 1本に触れるだけ S x − S 臨界面積 A_c(x) = L (x − S) L:最小間隔の総延長 200 µm角・ピッチ40 nmの comb-serpentine で L ≒ 1 m 帯が広いほど、1枚で数えられる欠陥が増える
A・B は comb-serpentine の平面模式図と、同じ1個から取れる3系統。線の並びは S・C1・S・C2・S の繰り返しで、serpentine が comb の指と指の間を1本ずつ縫う。C1 と C2 の指は必ず1本以上を挟むので、C1–C2 が導通したときは橋が3本以上をまたいでいる。折り返しは、間に挟まる指の届く範囲の外側の端へ付ける。C・D は同じ構造を1周期ぶん拡大したもので、最小間隔の総延長 L を小さな面積へ詰め込む姿と、直径 の欠陥が両側へ届く中心位置が幅 の帯に限られること。その帯の面積 が、1枚のウェーハで数えられる欠陥の個数を作る。C・D は「面積を大きく作るのは意図的で、その根拠が臨界面積」の節で使う。

C1–C2 が短絡しつつ C1–S も短絡していれば、橋の幅は間隔2本ぶん以上へ届いています。同じ1つの欠陥について、大きさの手がかりが1段だけ増えます。この考え方を数百本の並行線へ拡張したHarp Test Structureは、いくつの線が同時につながったかから欠陥サイズ分布を電気測定だけで求めます2。

面積を大きく作るのは意図的で、その根拠が臨界面積

欠陥が故障になるかどうかは、欠陥の大きさと落ちた座標のレイアウトの組み合わせごとに異なります。この対応を面積として書いたものが臨界面積です。Stapperは1983年に、微小欠陥からパターン寸法と同程度の写真製版欠陥までを含めて、ICの欠陥感度をモデル化しています1。

間隔 S の2本の配線が長さ L にわたって並んでいるとき、直径 x(x > S)の円形欠陥が両側へ届くのは、中心が間隔の中心線から ±(x − S)/2 の帯に落ちたときだけです。この帯の面積が L(x − S) です。

この帯を描いたのが、前掲の図のパネル C と D です。C が comb-serpentine の1周期を拡大したもの、D が直径 の欠陥の中心位置と幅 の帯の関係で、橋になるのは中心が帯の中に落ちた欠陥だけだという一点を描いています。

実際の異物は大小さまざまなので、サイズ分布 で重み付けした積分が構造全体の臨界面積になります。

が臨界面積、 が最小間隔の総延長、 が設計上の間隔、 が欠陥の直径、 がそのサイズ分布です。

HessとWeilandは、金属1層と金属2層で実測した欠陥サイズ分布を の曲線と並べて示しています3。分布が で落ちるとき、 を超える欠陥に限って を平均すると、値はちょうど になります( を で積分した結果、この講座での計算)。裾が重いので、 の数倍の大きさをもつ欠陥までが平均を押し上げます(積分の半分以上は の側から来ます)。そこで以下では と概算します。

先ほどの200 µm角の comb-serpentine なら です。レイアウト面積 cm² のちょうど半分が臨界面積になります。ここが「面積を稼ぐ構造」の意味です。感度そのものが面積の関数なので、大きく作ることが仕様になります。

不良率を へ換算し、 を歩留まりへ渡す

臨界面積 の領域へ平均 個の致命欠陥が落ちるとすると、欠陥数が0個になる確率は Poisson分布から です。これが歩留まりモデルのいちばん単純な形で、

が歩留まり、 が臨界面積、 が単位面積あたりの致命欠陥密度です。

と書けます。IRDSの Yield Enhancement 章も、層ごとの臨界面積を計算する critical area ベースの歩留まり予測モデルを土台に、300 mmウェーハあたりの欠陥密度 を層ごとに配分すると記述しています4。

ここから先は全部が面積の話になります。

スクライブラインだけで測る場合。200 µm角の comb-serpentine を1ダイに1個載せ、300 mmウェーハの取得ダイを600個とします。1枚ぶんの総臨界面積は cm²。ここで不良0個が返ったとき、 を解いて上側95%の限界は /cm²。5枚まとめても 0.6 cm² で /cm² です。

つまりスクライブラインの comb-serpentine が答えられるのは「 が25 /cm²より小さい」という粗さの話にとどまります。量産で管理したい水準を /cm² とすると、不良を10個数えるには総臨界面積 cm²、サイト数にして 個、ウェーハ約1700枚ぶんが要ります。

歩留まり実測用のショートフローウェーハを使う場合。ダイ全面を comb-serpentine で埋めると、1 cm²のダイで臨界面積0.5 cm²が取れます。600ダイで1枚あたり300 cm²。不良0個なら /cm² まで、ウェーハ1枚で届きます。

この2つが役割分担する理由が、ここで数字として並びます。

使い方1枚あたり総臨界面積不良0個で言える の上限用途
スクライブラインの comb-serpentine(全ロット)0.12 cm²25 /cm²桁で跳ねる異常の即時検出
ショートフローの歩留まり実測ウェーハ300 cm²0.01 /cm²ベースライン の実測

不良が出たときの換算も同じ式です。臨界面積0.5 cm²のサイトを120個測って17サイトが不良だったとすると、、、 /cm²。製品ダイのその層の臨界面積も0.5 cm²なら層歩留まりは0.858、金属10層すべてが同じ水準なら の合計は1.5になります。

同じ から2つの歩留まりが返る

Cunninghamは1990年に、複数の歩留まりモデルを実データと突き合わせ、どのモデルがどの条件で当たるかを比べています5。

を歩留まりへ変換した瞬間、モデルの前提が結果を左右します。

モデル式 での値前提
Poisson0.223欠陥がウェーハ全面へ独立に落ちる
負の二項()0.327欠陥が場所ごとに固まる
負の二項()0.400固まりがさらに強い

同じ /cm² から、22.3%と40.0%という2倍近い開きが返ります。 はクラスタリング係数で、大きいほど欠陥が一様に散らばった状態、小さいほど固まった状態を表します。 で Poisson に戻ります。

クラスタリングは歩留まりだけでなく、面積スケーリングを壊す

ここまでは「歩留まりをどのモデルで換算するか」という話でした。同じクラスタリングは、もっと手前へも届きます。小さいTEGで測った寿命や不良率を、大きい面積へ換算する操作そのものです。HwangらはウェーハマップのクラスタリングをPoissonの非斉次化として定式化しています6。

歩留まりモデルをどう選ぶかは、40年前から同じ形で残っています。Poissonか負の二項かで答えが2倍動く、という事実は1983年の枠組みのまま生きています。ここは普遍的な部分です。

新しくなったのは、換算に使う指数のほうです。面積の別な試験構造で測った故障時刻を、1つの基準面積へ正規化すると、Poissonの前提では1本の曲線へ乗るはずです。実測ではこれが散ります。

ずれの正体は指数です。Weibull分布のスケールパラメータ と面積 のあいだには

が成り立ちます。ここで はWeibullの形状パラメータ(傾き)です。同じ が2通りの求め方で出るはずなのに、実測では面積スケーリングから逆算した と、分布の当てはめから出る が別の値になります。

そこで負の二項を、歩留まりの式より一段手前の面積スケーリングの式として使います。

が故障の累積確率、 が面積、 が欠陥密度、 がクラスタリング係数です。歩留まりの節で出てきた式と同じ形ですが、使う場所が別です。あちらは「 から歩留まりへ渡す」ため、こちらは「小さい面積の実測を大きい面積へ運ぶ」ためです。

必要な試験面積が式で出る

この形にしておくと、逆算が通ります。欠陥密度 の水準を信頼度 で保証するために要る総試験面積が

で出ます。前節で手計算した「 /cm² を10個の不良で保証するには 200 cm² 要る」という見積りは、 すなわちPoissonの極限に当たります。欠陥が固まっているほど、同じ信頼度に要る面積は増えます。クラスタリングは、歩留まりの数字を甘くする一方で、試験計画のコストを重くします。

しきい値の線引きが「不良の個数」を作る

HessとWeilandは、電気的な測定と光学的な測定から出る欠陥サイズ分布を突き合わせています3。同じウェーハから2つの分布が出る理由は、しきい値の位置にあります。

短絡と断線は、実物としては連続量です。それを離散な個数へ変換するのが合否のしきい値で、線引きの位置が計数そのものを作ります。桁の目安は代表値です。

種類物理像抵抗の桁しきい値との関係
完全短絡金属どうしが直接触れるΩ〜kΩどこへ線を引いても不良に入る
抵抗性短絡バリア残り、CMP残渣、微量の金属汚染MΩ〜GΩ線の位置で計数が入れ替わる
部分断線ビアのボイド、線細り、シード不足設計値の +数%〜+数十%2値の合否は合格を返し、抵抗分布で許容範囲を超えた側が拾う

具体的に置き換えます。1 Vを印加したとき、1 MΩ の抵抗性短絡は 1 µA、1 GΩ なら 1 nA を返します(オームの法則)。合否を「1 V印加で1 µA以上」と書けば前者だけが不良になり、「1 V印加で1 nA以上」と書けば両方が不良になります。 という1つの数字は、この線引きを内側に含んだまま出荷されます。

抵抗性の漏れ経路では、印加電圧を上げたときの電流の伸び方がオームの法則より急になる場合があります。だから合否の条件は電流値と印加電圧を組で指定します。同じ経路を5 Vで測れば不良、1 Vで測れば合格、という入れ替わりが普通に起きます。時間軸も同じで、今日 1 nA で通った経路が動作電圧のストレスを受け続けて絶縁破壊へ進む筋道は、第5回のTDDBで追います。

部分断線側では、同じ serpentine の測定から2つの不良数が並びます。2値の合否で計数すれば0個、抵抗分布の平均+3σで計数すれば数個、という具合です。前者は歩留まりモデルへ渡す数字、後者はSPCの管理図へ渡す数字になります。

電気は個数を数え、画像は座標を指す

電気測定の強みは、構造の中のどこに落ちた欠陥でも、電気的に活性でありさえすれば1つの数字へ合流する点です。10層目の金属に埋まった欠陥も、断面を切らずに秒の桁で数えられます。返ってくるのは1ビットまたは1つの抵抗値なので、座標と材質の情報は後段の手法が担当します。

画像側にも守備範囲があります。HessとWeilandは、光学式ウェーハ検査装置やレーザー散乱装置が粒子を検出しても、後に電気的に測定できる致命欠陥へ育つのはその一部にとどまるため、欠陥と歩留まりの対応付けが困難だと書いています3。

電子線検査の電圧コントラストは、この隙間を埋めます。電子線でネットを充電すると、基板へ導通しているネットは電荷を逃がし、切れて浮いたネットは帯電した状態にとどまります。二次電子の放出量に差が生まれるので、断線したビアが明暗の差として画像に映ります。座標も同時に手に入ります。検査装置の主要課題は、ボイド・埋め込み欠陥・表面下欠陥といった非可視欠陥の検出、大量のnuisanceやfalse defectの中から歩留まりに関わる欠陥を選り分けること、そして高感度と高スループットの両立です4。走査した視野の中だけが守備範囲で、そこに時間の壁があります。

手法返る情報届く範囲1点あたりの時間
comb-serpentine の E-test短絡の有無、抵抗値構造の全面、埋まった層を含む秒
光学式ウェーハ検査座標、サイズ、画像光を散乱させた表面近くの異物分〜時間/枚
電圧コントラストSEM座標、ネットの帯電状態電子線が走査した視野時間/枚
裏面からの局在化故障点の座標通電できるチップ時間/点
FIB断面+TEM/EDX材質、形状、層構成座標の分かった1点日

故障解析はこの表を上から下へ降りる作業です。Coleらは、開放と短絡を起こした配線をチップ裏面から局在化する手法をIRPSで報告しています8。故障解析における電子線テストの手順と適用範囲です00436-0)。E-testが個数を数え、電圧コントラストや裏面局在化が座標を指し、FIB断面とTEM/EDXが材質と形を名指す。この順序で降りると、1件あたりの時間が桁で伸びる代わりに情報が具体化します。

信号の形から疑う工程を絞る

同じ でも、信号の形が違えば絞り込む先が別になります。

信号の形起きていること点検する工程
特定の1層の comb だけ短絡が増えるその層の金属が余っているその層のパターニングとCMP
全層の comb で同時に短絡が増える上流の異物源が全層へ乗る搬送系、共通装置、クリーンルーム
serpentine の断線がロット単位で階段状に増える装置イベント以降で材料が欠けるPM、部品交換、チャンバーコンディション
via chain の不良数がビア数に比例し、同じ層の comb が平常ビアの埋め込みが痩せているビアエッチ、バリア/シード、めっき
面内分布が外周リング状になる回転と流れが場所依存で偏る塗布、現像、めっき、CMPのエッジ

方向の粗い切り分けは強力です。短絡は材料が余った信号(残渣、ストリンガー、エッチング不足、CMPの取り残し)、断線は材料が欠けた信号(ボイド、埋め込み不足、過エッチ、ディッシングとエロージョン)。この2択だけで疑う工程の半分が消えます。

ウェーハマップ上の空間的な欠陥パターンをランダム成分から分離して検出する手法です9。人間の目が拾う外周リングや放射状の筋を、統計量として自動で拾う枠組みです。

同じ1つの数字が、2つの意思決定へ渡ります。ロット単位ではSPCの管理図へ載り、管理限界を超えたロットを止めて装置を点検する引き金になります。技術世代の単位では積み上げた が歩留まりモデルへ入り、量産移行の可否を試算する入力になります。IRDSは、インラインで得たデータを短いフィードバックループへつなぎ、歩留まりやテスト不良との対応付けへ使う形を従来型の歩留まり管理として記述しています4。

出典

  1. 1 C. H. Stapper, Modeling of Integrated Circuit Defect Sensitivities (1983) doi:10.1147/rd.276.0549
  2. 2 C. Hess, L. H. Weiland, Harp test structure to electrically determine size distributions of killer defects (1998) doi:10.1109/66.670155
  3. 3 C. Hess, L. H. Weiland, Comparison of Defect Size Distributions Based on Electrical and Optical Measurement Procedures (1997) cesdownloads.itec.kit.edu
  4. 4 IEEE IRDS, 2023 IRDS Yield Enhancement (2023) irds.ieee.org
  5. 5 J. A. Cunningham, The use and evaluation of yield models in integrated circuit manufacturing (1990) doi:10.1109/66.53188
  6. 6 J. Y. Hwang, W. Kuo, C. Ha, Modeling of Integrated Circuit Yield Using a Spatial Nonhomogeneous Poisson Process (2011) doi:10.1109/TSM.2011.2143733
  7. 7 E. Wu ほか, A time-dependent clustering model for non-uniform dielectric breakdown (2013) doi:10.1109/IEDM.2013.6724635
  8. 8 E. I. Cole Jr., P. Tangyunyong, D. L. Barton, Backside localization of open and shorted IC interconnections (1998) doi:10.1109/RELPHY.1998.670462
  9. 9 T. Yuan, W. Kuo, S. J. Bae, Detection of Spatial Defect Patterns Generated in Semiconductor Fabrication Processes (2011) doi:10.1109/TSM.2011.2154870
  10. 10 M. Vallet, P. Sardin, Electrical testing for failure analysis: E-beam testing (1999) doi:10.1016/S0167-9317(99)00436-0